PatentDB.ru — поиск по патентным документам

ГРАЧЕВ ИГОРЬ ФЕДОРОВИЧ

Изобретатель ГРАЧЕВ ИГОРЬ ФЕДОРОВИЧ является автором следующих патентов:

Центральный процессор

Центральный процессор

  пп 4380 l5 ОПИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистичесних Республик (61) Зависимое от авт. свидетельства (22) Заявлено 07.04.72 (21) 1771058/18-24 Ic ктрисоединением,заявки № (32) Приоритет Опубликовано 30.07.74. Бюллетень ¹ 28 Дата опубликования описания 2,01.75 (51) М. Кл. G 06f 15/00 Государственный комитет Совета Министров СССР ао делам...

438015

Комбинационный параллельный сумматор

Комбинационный параллельный сумматор

  т.о т ",. < (: .;f, ОПИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ «»483676 Союз Советских Социалистических Республик (61) Дополнительное к авт. свид-ву— 122) Заявлено 22.05.72 (21) 1786746/18-24 (51) М. Кл. 6 06f 7, 385 с присоединением заявки №вЂ” Государственный комитет Совета Министров СССР ло лелем изобретений и открытий (23) Приоритет— Опубликовано 05.О9.75. Бюлл...

483670

Динамический триггер на моптранзисторах

Динамический триггер на моптранзисторах

  Союз Советских Социалистических Республик (iii657594 i с . (61) Дополнительное к авт. свид-ву— (22) Заявлено 10,12.76 (21) 2428106/18 — 21 с присоединением заявки №вЂ” (23) Приоритет— г (51) М. Кл. 1-! 03 К 3/286 Госудорствеиный комитет СССР по делам иэооретеиий и открытий Опубликовано 15.04.79. Бюллетень № 14 (5З) уды 621,374 ° (088.8) Ilàòà опубликования описания 19...

657594


Арифметико-логическое устройство

Арифметико-логическое устройство

  Изобретение касается вычислительной техники. Целью изобретения является упрощение устройства. Устройство содержит одноразрядные многофункциональные блоки 1 и блок 2 формирования переносов. Каждый блок 1 содержит многофункциональный узел 3, управляемый узел 4 инверсии и сумматор по модулю два 6. 1 ил. СОЮЗ СОВЕТСНИХ СОЦИАЛИСТИЧЕСКИХ РЕСПУБЛИК (19) (И1 (5Р 4 G 06 F 7/38 ОПИСАН...

1515160


Блок формирования переносов параллельного сумматора

Блок формирования переносов параллельного сумматора

  Изобретение относится к вычислительной технике и может быть использовано в параллельных сумматорах цифровых вычислительных систем. Целью изобретения является повышение быстродействия. Блок формирования переносов параллельного сумматора содержит N элементов НЕ 1, N разрядных звеньев 2, состоящих из трех полевых транзисторов 3, 4, 5 и объединенных в M секций 6, элемент И 7, элемент...

1571576