Динамическое запоминающее устройство с самоконтролем

Динамическое запоминающее устройство с самоконтролем

Иллюстрации

Показать все

Реферат

 

ДИНАМИЧЕСКОЕ ЗАПОМИНАЩЕЕ УСТРОЙСТВО С САЖЖОНТРОЛЕМ, содержащее , регистр адреса, селекторы, счетчики импульсов, накопитель, дешифратор , генератор TaKTpBisijf сигналов, регистр числа и &лок контроля, причем выходы первого и второго селекторов подключены Соответственно к адресньом входам накопителя и к входам дешифратора, выходы которого соединены с входами выборки накопителя, первые входы селекторов подключены к выходам регистра адреса, вторые входы.первого и второго селекторов соединены соответственно с прямыми выходами первого и второго счеТчиков импульсов, а третьи входы подключены к первому выходу генератора тактовых сигналов, второй и третий выходы которого соединены соответственно с входом стробирован-ия дешифратора и с входом первого счетчика импульсов, информационные входы и выходы накопителя подключены соответственно к одним из выходов и входов регистра числа, управляющий выход которого подключен к входу блока контроля, входы генератора тактовых сигналов являются одними из управляющих входов устройства, отличающееся тем, что, с целью повышения его надежности, в него введены счетчик режимов, котипаратор, триггер, регистр кодов ошибки, группы элементов И, группы элементов ИЛИ-НЕ, элементы Я и элемент ИЛИ, выход которого подключен к входу режимов накопителя, а первый и второй входы соединены соответственно с четвертым выходом генератора тактовых сигналов и с первым прямым выходе счетчика режимов, первый инверсный выход которого подключен к управляющему входу компаратора , выходы которого соединены соответственно с входами регистра кодов ошибки и с установочным входом триггера, причем первые входы первог го и второго элементов И подключены к выходу переноса первого счетчика импульсов, а выходы - соответственно к входу второго счетчика импульсов и к входу сброса триггера, инверс- . ный выход которого соединен с вторым входом первого элемента И, первыевходы элементов И первой и второй групп подключены соответственно кпря1 «лм и к инверснЕШ выходам первого счетчика импульсор, а первые входы элементов и третьей и четвертой ю групп - соответственно к npavsuM и к инверсным выходам второго счетчика импульсов, вторые входы элементов ю ю И первой и третьей групп соединены с вторым инверсным выходом счетчика режимов, второй прямой выход которо4iii го подключен к вторым входам элемен-тов И ВТОРОЙ и четвертой групп, третьи входы элементов И групп соединены с третьим инверсным входом счетчика режимов и первым входом третьего элемента И, второй вход и выход которого подключены соответс гвенно к выходу переноса второго счетчика импульсов и к входу счетчика режимов. выходы элементов и первой и второй групп соединены с входами элементов ИЛИ-HF первой группы, выходы эле 4ентов И третьей и четвертой групп, подключены к входам элементов ИЛИ-НЕ

СОЮЗ СОВЕТСНИХ

NUNA Н

РЕСПУБЛИК э(Ю6 11С 2

ГОС ДАРСТВЕННЫЙ НОМИТЕТ ССС

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPHTHA

ОПИСАНИЕ ИЗОБРЕТЕНИЙ „ -"-."... "3, К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21). 3407827/18-24 (22) 15.03.82 (4б) 07.06.83. Бюл. М 21 (72) Д. А, Бруевич, Р. М. Воробьев и A.Ã. Куликов (53) 681.327(088.8) . (56) 1. Журавлев Ю.п., Котелюк Л.A., Циклинский Н.И. Надежность и. контроль ЭВМ. М., "Сов. радио", 1978, с. 175-178.

2. Авторское свидетельство СССР

М 7б0194, кл. G 11 С 29/00, 1978 (прототип). (54) (57) ДИНАМИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее регистр адреса, селекторы, счетчики импульсов, накопитель, дешифратор, генератор тактовщ сигналов, регистр числа и блок .контроля, причем выходы нервого и второго селекторов подключены соответственно к адресным входам накопителя и к входам .дешифратора, выходы которого соединены с входами выборки накопителя, первые входы селекторов подключены к выходам регистра адреса, вторые входы. первого и второго селекторов соединены соответственно с прямыми выходами первого и второго счетчиков импульсов, а третьи входы подключены к первому выходу генератора тактовых сигналов, второй и третий выходы которого соединены соответственно с входом стробирования дешифратора и с входом первого счетчи-. ка импульсов, информационные входы и выходы накопителя подключены соответственно к одним из выходов и входов регистра числа, управляющий выход которого подключен к входу блока контроля, входы генератора тактовых сигналов являются одними иэ управляющих входов устройства, .о т л и ч а ю щ е е с я тем, что, с целью повышения его надежности, в него введены счетчик режимов, „„SU„„1022224 A компаратор, триггер, регистр кодов ошибки, группы элементов И, группы элементов ИЛИ-НЕ, -элементы И и элемент ИЛИ, выход которого подключен к входу режимов накопителя, а первый и второй входы соединены соответственно с четвертым выходом генератора тактовых сигналов и с первым прямым выходом счетчика режимов, первый инверсный выход которого подключен к управляющему входу компаратора, выходы которого соединены соответственно с входами регистра кодов ошибки и с установочным входом триггера, причем первые входы перво-. го и второго элементов И подключены к выходу переноса первого счетчика Я импульсов, а выходы — соответственно к входу второго счетчика импульсов и к входу сброса триггера, инверс- . ный выход которого соединен с вторым. ( входом первого элемента И, первые. входы элементов И первой и второй групп подключены соответственно к. прямым и к инверсным выходам первого фей счетчика импульсов, а первые входы элементов И третьей и четвертой групп †. соответственно к пряваюм и ф© к инверсным выходам второго счетчика д, е импульсов, вторые входы элементов

И первой и третьей групп соединены ф© с вторым инверсным выходом счетчика,. рекимов., второй прямой выход которого подключен к вторым входам элемен- рффи тов И второй и.четвертой групп, тре тьи входы элементов И групп соединены с третьим инверсным входом счетчика режимов и первым входом третьего элемента И, второй вход и выход которого подключены соответс венно к выходу переноса второго счетчика импульсов и к входу счетчика режимов, выходы элементов И первой и второй групп соединены с входами элементов

ИЛИ-HF первой группы, выходы элементов И третьей и четвертой групп. подключены к входам элементов ИЛИ-НЕ

1022224 второй группы, одни из входов компара тора соединены с выходами элементов

ИЛИ-НЕ групп и другими входами регистра числа. и являются информационными входами устройства, другие выходы регистра числа подключены к другим входам компаратора и являются/информационными выходами устройства, другим управляющим входом и индикатор1

Изобретение относится к вычислительной технике и может быть иснользовано для построения высоконадежных динамических запоминающих .устройств, снабженных встроенными средствами обнаружения отказов.

Известно динамическое запоминающее устройство с самоконтролем, содержащее накопитель, первый и второй регистры, узел неравноэначнссти и узел переключения режимов 1 .

Недостаток указанного устройст- ва - низкое быстродействие.

Наиболее близким к предлагаемому является динамическое запоминающее устройство с самоконтролем, содержащее накопители на полупроводниковых элементах памяти, информационные, входы и выходы которых через регистр числа соединены с информационнымишинами и входами блока контроля, вхо-2О ды выборки накопителей соединены с выходами дешифратора, входы обращения - регенерации через первый селектор — с выходами первого счетчик@ и одними выходами регистра адреса, 25 входы которого соединены с адресными шинами, тактовый генератор, nepwe выходы которого соединены со стробирующим входом .дешифратора и входом режима накопителей, вторые - . @ с управляющим входом первого селектсра и счетным вхоДом первого счетчика, вход тактового генератора соединен с входной управляющей шиной,,первые входы второго селектора соеди-yg нЕны с другими выходами регистра адреса, вторые входы - с выходами счетчика, управляющий вход второго селек. тора соединен с управляющим входом первого селектора; одни выходы - с адреснымн ьходами накопителей, другие выходы - с.входами дешифратора, счетный вход второго счетчика соединен с выходом переноса первого счетчика L2 ).

Недостатками известного устройства являются зависимость обнаружения неисправности от характера записанной информации и невозможность выявления отказов адресного тракта, а ными выходами которого являются соответственно второй вход второго элемента И, прямой выход триггера,и третий прямой выход счетчика режимов, а контрольными и адресными выходами устройства являются соответственно выходы регистра кодов ошибки и прямые выходы второго счетчика импульсов.

2 .также то, что это устройство не позволяет обнаружить неисправности до начала решения задачи, что :снижает его надежность.

Цель изобретения — повышение надежности устройства.

Поставленная цель достигается тем, что в динамическое запоминающее устройство с самоконтролем„ содержащее регистр адреса, селекторы, счетчики импульсов, накопитель, дешифратор, генератор тактовых сигналов, регистр числа и блок контроля, причем выходы первого и второго селекторов подключены соответственно к адресным входам накопителя и к входам дешифратора, выходы которого соединены с входами выборки накопителя, первые входы селекторов подключены к выходам регистра адреса, вторые входы первого и второго селекторов соединены соответственно.с прямыми выходами первого и второго счетчиков импульсов, а третьи входы подключены к первому выходу генератора тактовых сигналов, второй и третий выходы которого соединены соответственно с входом стробирования дешифратора и с входом первого счетчика импульсов, информационные входы и выходы накопителя подключены соответственно к одним из выходов и входов регистра числа, управляющий выход которого подключен к входу блока контроля, входы генератора тактовых сигналов являются одними из управляющих входов устройства, введены счетчик режимов, компаратор, триггер, регистр кодов ошибки, группы элементов И, группы элементов ИЛИ-НЕ, элементы И и элемент ИЛИ, выход которого подключен к входу режимов накопителя, а первый и второй входы соединены соответственно с четвертым выходом генератора тактовых сигналов и первым прямым вЫходом счетчика режимов, первый инверсный выход которого подключен к управляющему входу компаратора, выходы которого соединены соответственно с входами регистра кодов ошибки и с установочным входом триггера, причем первые

1022224 входй первого и второго элементов И подключены к выходу переноса первого счетчика импульсов, а выходы — соответственно к входу второго счетчика импульсов и к входу сброса триггера, инверсный выход которого соединен с 5 вторым входом первого элемента И, первые входы элементов И первой и второй групп подключены соответственно к прямым и к инверсным выхо. дам первого счетчика импульсов,а первые входы элементов И третьей и четвертой групп - соответственно . к пряьым и к инверсным выходам второго. счетчика импульсов, вторые входы элементов И первой и третьей групп соединены с вторым инверсным выходом счетчика режимов, второй прямой выход которого подключен к вторым входам элементов И второй и четвертой групп, третьи входы -элементов И групп соединены с третьим инверсным входом счетчика режимов и первым входом третьего элемента И, второй вход и выход которого подключены соответственно к выходу переноса второго счетчика импульсов и к входу счетчика режимов, выходы элементов И первой.и второй групп соединены с входами элементов ИЛИ-НЕ первой группы, выходы .элементов И третьей и четвертой групп подключены к входам эле- ЗО ментов ИЛИ-НЕ второй группы, одни из входов компаратора соединены с выходами элементов ИЛИ-НЕ групп и другими входами регистра числа и являются информационными входами устройства, 35 другие выходы регистра числа подключены к другим входам компаратора и являются информационными выходами устройства, другим управляющим входом и индикаторными выходами которого явля-4р ются .соответственно второй вход второго элемента И,-прямой выход триггера и третий прямой выход счетчика режимов, а контрольными и адресными выхода устройства являются с твет- 45 ственно выходы регистра кодов ошибки и прямые выходы второго счетчика импульсов.

На чертеже представлена функцио50 нальная схема предлагаемого устройстУстройство содержит регистр 1 адреса, первый и второй селекторы 2 и 3, первый и второй счетчики 4 и 5 импульсов, накопитель б, выполненный. на полупроводниковых элементах 55 памяти, дешифратор 7, генератор 8 тактовых сигналов, регистр 9 числа, блок 10 контроля, первую 11, вторую 12, третью 13 и четвертую 14 группы элементов И, счетчик 15 режи- gp мов, первую 16 и вторую 17 группы . элементов ИЛИ-НЕ, компаратор 18, регистр 19 кодов ошибки, триггер 20, первый 21, второй 22 и третий 23 элементы Й и элемент ИЛИ 24.

На чертеже обозначены адресные: входы 25, адресные выходы 26, один. из управляющих входов 27, информа- ционные входы 28 и выходы 29, контрольные выходы 30, один из индикатор ных выходов 31, другой управляющий вход 32, предназначенный для ввода признака продолжения контроля, и другой индикаторный выход 33 устройства.

Устройство работает следующим образом.

Контрольному считыванию — регене рации предшествует тестирование накопителя б с помощь; встроенных средств прямым и обратным адресным кодом, что существенно повышает достоверность контроля.

После подачи на устройство сигнала предварительной установки.(не показан) счетчики 4, 5 и 15, регистры 1, 9 и 19 и триггер 20 приходят в исходное нулевое состояние. На входах 28 и выходах 29 присутствуют высокие уровни напряжения, а на всех остальных входах и выходахнизкие. На вторых входах групп 11 и 13 элементов И и на третьих входах групп 11-14 элементов И находятся высокие потенциалы и информация с прямых выходов счетчиков 4 и 5 поступает на входы регистра 9. На входах и выходе элемента ИЛИ 24 присутствуют низкие уровни напряжения, что соответствует режиму записи в накопитель 6.Через время -< &- (где Т рТ период регенерации) генератор 8 иачи" нает цикл регенерации. Содержимое счетчика 4 через селектор 2 поступает на адресные входы накопителя 6, а содержимое счетчика 5 через селектор 3 — на входы дешифратора 7. Динамические запоминающие микросхемы требуют для записи или чтения информации подачи двух синхронизирующих сигналов, первый из которых поступает с генератора 8 непосредственно на входы всех запоминающих микросхем накопителя 6, а второй — на стробирующий вход дешифратора 7. Таким образом, сигналом с выхода дешифратора 7 производится выбор s накопителе б определенного ряда из п микросхем памяти (где n -.длина кодового слова) . В результате в первом цикле регенерации нулевое число с входов

28 через регистр 9 поступает íà входы накопителя б и записывается в.его нулевую ячеику, а в остальных ячейках с нулевым номером строки происходит восстановление инфор. ации. По окончании цикла в счетчик 4 с выхода.генератора 8 добавится единица, которая затем появится в младшем разряде входов 28 (на информационных входа:. 28 и выходах 29 единица ñooòветствует нулевому потенциалу). Во

1022224 втором цикле регенерации это число запишется в первую ячейку накопителябитд., Данный режим работы устройства (запись в прямом адресном коде) протекает .при,нулевом состоянии счетчика 15 (000), которое сохранится до выдачи импульса переноса со счетчи ка 5. Этот импульс через элемент

И 23 поступит на счетный вход счетчика 15 и изменит его состояние на . 10

001. В результате на входе элемей= та ИЛИ 24 окажется высокий уровень напряжения, на его выходе также высокий уровень, и устройство перейдет в режим считывания. Одновременно разрешается работа комапаратора 18 путем подачи низкого потенциала на его управляющий вход. Таким образом в следующем цикле регенерации произойдет считывание нулевой ячейки накопителя,б, содержимое которой через регистр 9 поступает на входы компаратора 18, а на другие входы подается истинное значение содержи мого нулевой ячейки со счетчиков

4 и 5. Комапаратор 18 производит поразрядное сравнение информации и, если ошибки нет,, сигналы на его выходах отсутствуют..Затем происходит считывание всех остальных ячеек накопителя 6 до выдачи импульса переноса со счетчика 5, после чего состояние счетчика 15 ста- нет 010. Так как я его первом разряде снова появится нуль, то устройство возвратится в режим за» писи, однако высокий уровень напряжения поступит теперь на вторые входы групп 12 и 14 элементов И, следовательно, информация на входы 28 регистра 9 будет проходит с инверсных выходов счетчиков 4 и 5.

В результате в накопителе 6 запишется .инверсный адресный код.

Когда состояние счетчика 15 станет

011, начнется считывание этого кода, по завершении которого в счетчике

15 окажется число 100. Единица с его третьего прямого выхода поступит на выход 33 как признак конца контроля, сообщая внешним устройствам о готовности, запоминающего устройст- 50 ва к решению задачи. Однок,еменно запрещается выдача содержимого счетчиков 4 и 5 на входы 28 регистра 9 путем установки низкого потенциала на третьих входах групп 14-14 эле- 55 ментов И. Р дальнейшем в режиме регенерации с генератора 8 на вход элемента ИЛИ 24 будет выдаваться высокий уровень напряжения, обеспечивая последовательное считывание ячеек накопителя б и проверку их содержимого в блоке 10 контроля.

Рассмотрим работу устройства при обкаружении компаратором 18 ошибки в считанном слове.

8 этом случае отличная от нуля информация с выходов поразрядного сравнения компаратора 18 записывазтся в регистр 19, а затем поступает на выходы 30. Одновременно при несовпадении хотя бы в одном разряде с другого выхода компаратора 18 выдается положительный имцульс, переводящий триггер 20 в единичное состояние. На прямом выходе триггера 20 возникает высокий потенциал, который поступает на выход 31 устройства как признак ошибки, а низкий уровень напряжения с его инверсного выхода запрещает прохождение импульсов переноса счетчика 4 через элемент И 21 на вход счетчика 5. Таким образом, на выходах 26 фиксируется код, соответствующий адресу отказавшего ряда запоминающих микросхем накопителя б, который совместно с кодом на выходах

30 позволяет локализовать .неисправность с точностью до одной микросхемы накопителя 6. Получив сигнал с выхода 31, внешний процессор считывает информацию с выходов 26 и 30 и выстав- ляет высокий потенциал на вход 32 как признак продолжения контроля. После прихода очередного импульса переноса счетчика 4 элемент И 22 открывается и возвращает триггер 20 в исходное состояние, на втором входе элемента И 21 оказывается высокий уровень напряжения и в счетчик 5 прибавляется единица. Затем начинается считывание из следующего ряда запоминающих микросхем накопителя 6.

Получив признак конца контроля по выходу 33, внешний процессор либо подключает резервное запоминающее устройство (при значительном числе неисправностей), либо обходит при решении задачи отказавшие области памяти накопителя б, что нетрудно осуществить, так как они определяются старшими разрядами адреса на выходе 26. Для возобновления конт-роля устройства по рассмотренному алгоритму необходимо подать на него сигнал предварительной установки.

После появления единицы на выходе ЗЗ как признака конца контроля внешние устройства системы могут начать обмен с накопителем 6. В режиме записи адрес выбранной ячейки по входам 25 поступает в регистр 1, а признак записи по входам 27 — в генератор 8. Последний стробирует селекторы 2 и 3, разрешая прохождение адреса с регистра 1, и обеспечивает режим записи в наКопитель б установкой низкого потенциала на входе элемента ИЛИ 24. Записываемое число поступает на входы 28 и через регистр 9 на входы накопителя б. В режиме считывания на вход элемента ИЛИ 24 с генератора 8 выдается высокий потенциал, обеспечивая чтение ячейки нако7 1022224 8 пнтеля б по адресу, поступившему в ются для ЗУ основными, то надехиость регистр 1. Считанное число через ре» устройвтва значительно возрастает, гнстр 9 проходит на.выходы 29 и в проводить йрофилактическяй контроль блок 10 контроля, где определяется устройства до начала решения задачи наличие окибхи. без использования стендового оборудо-

Предлагаемое устройство позволяет 5: заявя,.организовать программным пу существенно повысить достоверность тем обход отказавших областей накопи- контроля за счет выявления ошибок .и- теля. па закрепления- нуля или единицы, a . предлагаемое устройство отличаеттакхе проверки aqpecsora тракта, так .ся более высокой надехностью по сравкак неисправности данного вида явля- to нению с известным. (Составитель Т. Завгаева

Редактор С. Квятковская Техред O.Веце Корректор С. ШекмаР

Заказ 4D55/45 Тирах 594

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, X-35, Раущская -наб., д. 4/5

» е е

Филиал ППП "

ПП Патент, г. Ухгород, ул. Проектная, 4