Устройство для контроля делительного блока

Устройство для контроля делительного блока

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ДЕЛИТЕЛЬНОГО БЛОКА, содержащее сумматор , узел сравнения, причем выходы сумматора соединены с первой группой входов узла сравнения, выход которого является выходом ошибки устройства , отличающееся тем, что, с целью повьшения достоверности контроля, в него введены три коммутатора , три дешифратора, три шифратора , три группы элементов И, три блока нормализации, каждый из koToрых содержит группу элементов И, причем 1 -е входы всех к-х элементов И группы первого, второго и третьего блоков нормализации объединены и соединены с i-ми разрядами группы инверсных входов делителя, группы инверсных выходов результата и группы инверсных входов делимого контролируемого блока соответственно

„,SU„„1115056 А

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН за G 06 Р 11/10

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOIVlV СВИДЕТЕЛЬСТБУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬПЪЙ (21) 3590664/18-24 (22) 13.05.83 (46) 23.09.84. Бюл. N 35 (72) И.А. Баранов, Г.В. Кремез, В.П. Лачугин и В.В. Роздобара (53) 681.3(088.8) (56) 1. Журавлев 10.П. и др. Надежность и контроль ЭВМ. М., "Советское радио", 1978, с. 139-152, рис.3.30.

2. Селлерс Ф. Методы обнаружения ошибок в работе ЭЦВМ. N., "Мир", 1972, с. 144, рис. 8.1 (прототип). (54) (57,) УСТРОЙСТВО ЛЛЯ КОНТРОЛЯ

ЦЕЛИТЕЛЬНОГО БЛОКА, содержащее сумматор, узел сравнения, причем выходы сумматора соединены с первой группой входов узла сравнения, выход которого является выходом ошибки устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, в него введены три коммутатора, три дешифратора, три шифратора, три группы элементов И, три блока нормализации, каждый из которых содержит группу элементов И, причем -е входы всех к-х элементов

И группы первого, второго и третье" го блоков нормализации объединены и соединены с -ми разрядами группы инверсных входов делителя, группы инверсных выходов результата и группы инверсных входов делимого контролируемого блока соответственно (1 <и,!,кап, где t1 — разрядность регистров), выходы элементов И группы первого, второго и третьего блоков нормализации соединены с входами соответственно первого, второго и третьего дешифраторов, выходы П!-x элементов И группы первого блока нормализации (1ьщ

m-х элементов И группы второго блока нормализации соединены с первыми входами н1-х элементов И второй группы, вторые входы которых соединены соответственно с (в+ 1) -ми разрядами группы прямых выходов результата контролируемого блока, выходы п1-x элементов И группы третьего блока нормализации соединены с первыми входами п -х элементов И третьей группы, вторые входы которых соединены соответственно с (m+1)-ми разрядами группы прямых входов делимого контролируемого блока, выходы элементов И первой, второй и третьей групп соединены соответственно с информационными входами первого, второго и третьего коммутаторов, управляющий вход первого коммутатора соединен с выходом .первого дешифратора и входом первого шифратора, вы-, ходы первого коммутатора и первого шифратора соединены с группой входов первого слагаемого сумматора, группа входов второго слагаемого которого соединена с выходами третьего шифра- . тора и третьего коммутатора, управляющий вход которого соединен с выходом третьего дешифратора и входом третьего шифратора, выход второго дешифратора соединен с управляющим входом второго коммутатора и входом второго шифратора, выходы которых соединены с второй группой входов узла сравнения.

1115056

Изобретение относится к вычислительной технике и может быть использовано при постррении арифметических блоков отказоустойчивых IJBM.

Известно устройство для обнаружения ошибок, содержащее узел сравнения, узлы свертки по модулю d u сумматоры по модулю 3(11

Недостатками устройства являются сложность, невысокая обнаруживающая 10 способность, а также большое время, затрачиваемое на контроль операции деления.

Наиболее близким к изобретению по технической сущности является уст-!5 ройство для контроля сумматора с помощью остаточного кода, содержащее три блока формирования остатка по модулю п1, сумматор остатков и схему сравнения, причем входы первого, 20 второго и третьего блоков формирования остатков по модулющ соединены соответственно с выходами регистров первого и второго слагаемых и регистра суммы, выходы первого и второго 25 блоков формирования остатков по модулю rn соединены соответственно с первым и вторым входами сумматора остатков, выход которого соединен с первым входом схемы сравнения, вто- З0 ,рой вход которой соединен с выходом третьего блока формирования остатков по модулю т, выход схемы сравнения является выходом неисправности устройства 52).

Недостатком известного устройства является низкая достоверность контроля.

Цель изобретения — повышение достоверности контроля.

Поставленная цель достигается тем, что в устройство для контроля делительного блока, содержащее сумматор, узел сравйения, причем выходы сумматора соединены с первой группой 45 входов узла сравнения, выход которого является выходом ошибки устройства, введены три коммутатора, три дешифратора, три шифратора, три группы элементов И, три блока норма- 50 лизации, каждый из которых содержит группу элементов И, причем 4 -е входы всех к-х элементов И группы первого, второго и третьего блоков нормализации объединены и соединены 55 с 4 -ми разрядами группы инверсных входов делителя, группы инверсных выходов результата и группы инверсных входов делимого контролируемого блока соответственно (14 t N; 1 (K 4 П, где П вЂ” разрядность регистров), выходы элементов И группы первого, второго и третьего блоков нормализации соединены с входами соответственно первого, второго и третьего дешифрагоров, выходы п -х элементов И группы первого блока нормализации (1 ай-1) соединены с первыми входами а-х элементов И первой группы, вторые входы которых соединены соответственно с (ra+1)-ми разрядами группы прямых входов делителя контролируемого блока, выходы tn-х элементов И группы второго блока нормализации соединены с первыми входами

ln-x элементов И второй группы, вторые входы которых соединены соответственно с (а+1)-ми разрядами группы прямых выходов результата контролируемого блока, выходы е-х элементов

И группы третьего блока нормализации соединены с первыми входами rn-x элементов И третьей группы, вторые входы которых соединены соответственно с (e+1) — ми разрядами группы прямых входов делимого контролируемого блока, выходы элементов И первой, второй-и третьей групп соединены соответственно с информационными входами первого, второго и третьего коммутаторов, управляющий вход первого коммутатора соединен с выходом первого дешифратора и входом первого шифратора, выходы первого коммутатора и первого шифратора соединены с группой входов первого слагаемого сумматора, группа входов второго слагаемого которого соединена с выходами третьего шифратора и третьего коммутатора, управляющий вход котоIporo соединен с выходом третьего ешифратора и входом третьего шифратора, выход второго дешифратора соединен с управляющим входом второго коммутатора и входом второго шифратора, выходы которых соединены с второй группой входов узла сравнения.

На чертеже изображена функциональная схема устройства для контроля делительного блока, соединенного с регистрами контролируемого блока, являющимися входами-выходами контролируемого блока.

Устройство содержит сумматор 1, узел 2 сравнения, блоки 3-5 нормализации, группы 6-8 элементов И, груп1115056 4 а на выходе шифратора 15,16 или 17 формируется характеристика числа, содержащегося на регистрах 18, 19 или 20.

Число разрядов 1, отводимое для характеристики логарифма, определяется из выражения

v = (logan), пы 9-11 элементов И блоков нормализации, дешифраторы 12-14, шифраторы

15-17, регистр 18 делителя, регистр

19 частного, регистр 20 делимого, коммутаторы 21-23.

Принцип контроля построен на основе приближенного вычисления логарифмов делимого, делителя и частного, нахождении разности логарифмов делимого и делителя с последующим 10 сравнением ее с логарифмом частного.

Приближенное вычисление логарифма числа осуществляется простой комбинационной схемой, позволяющей обеспечить достаточную для контроля точ- 15 ность при незначительных временных затратах на формирование логарифма.

При этом характеристика числа принимается равной количеству двоичных разрядов этого числа, расположенных 2О справа от наибольшей значащей единицы в числе. В качестве мантиссы принимается код этого числа, расположенный справа от старшего разряда, содержащего единицу. Например, лога- 25 рифм двоичного. числа Х„- 10011001 и X = 0001IOOO соответственно равен Со Х < = 111,00110 и Kdg X =

= 100 1О000, где код "111" и код

"100" есть характеристики чисел Х gO и Х, а код ",00110" и код ",10000"мантисс Х и Х соответственно.

I.

Назначение функциональных элементов предлагаемого устройства следующее. 35

Блоки 3-5 нормализации предназначены для поиска старших единиц в кодах чисел, содержащихся соответственно в регистрах делителя, частного и делимого. При кодах чисел делителя, 4О делимого и частного, равных 1ХХХХ...Х, 01ХХ...Х, 001XXX...Х, 00...01Х и

00...001, на выходах блоков 3-5 формируются соответственно коды масок 1111...11, p111...11, pp11...11, 45

00...011 и 000...001, где X6 11,0 .

Дешифраторы 12-14 и шифраторы 15-17 предназначены для формирования характеристик логарифмов чисел соответственно делителя, частного и делимого по кодам, получаемым на выходах блоков 3-5, а также для управления коммутаторами. При поступлении на вход дешифратора 12,13 или 14 кода из множества 1 00...01, 00...011 5

00...0111, 00..., 011...11,111...11) на выходе возбуждается шина, управляющая коммутатором 21,22 или 23, где Н вЂ” разрядность числа, а скобки означают округление до ближайшего большего целого.

Группы 6-8 элементов И предназначены для выделения мантисс логарифмов чисел, выходы групп 6 и 8 элементов И соединены с младшими 0, a+I,...,T +I,Ò разрядами входов слагаемых сумматора. 1 через коммутаторы, а вьглоды группы 7 — с узлом 2 сравнения. Это обеспечивает такую коммутацию мантисс, при которой первая цифра, расположенная справа от старшей единицы, поступает в (Г+1)-й разряд, вторая — в (Г+2)-й разряд и т.д. Старшие разряды 1,2,..., 1 сумматора I и узла 2 сравнения соединены с выходами шифратора 15-17.

Этим обеспечивается возможность нахождения разности логарифмов делимого и делителя и сравнения этой разности с логарифмом частного.

Узел 2 сравнения предназначен для сравнения кодов, осуществляемого путем выполнения операции сложения а0д 2. Он может быть выполнен на триггерах со счетным входом.

Конструктивное исполнение сумматора 1, как и делительного блока, не существенно. Их конструкция может быть любой, удовлетворяющей выбранному варианту выполнения операций деления и сложения в конкретном арифметическом устройстве.

Устройство работает следующим образом.

При поступлении делителя и делимого на регистры 18 и 20 на выходах элементов И групп 9 и 11 блоков 3 и

5 нормализации по изложенным правилам формируются коды масок. Каждая из масок представляет собой код, содержащий нули в разрядах, расположенных слева от старшей единицы в коде числа, и единицы в остальных разрядах. По кодам масок на выходах дешифраторов 12 и 13 возбуждаются шины, управляющие коммутаторами 21

1115056

ЗНИБПИ Заказ 6771/35 Тираж 698 Подписное

Филиал ППП Патент, r.укгород, ул.Проектная, 4 и 23, а на выходах шифраторов 15 и

16 формируются характеристики лога- рифмов делителя и частного. На выходах элементов И первой и третьей ,групп б и 8 путем маскирования соответствующих разрядов формируются их майтиссы, которые через коммутаторы

21 и 23, управляемые дешифраторами

12 и 13, посылаются в сумматор 1, причем таким образом, что первая цифра, стоящая справа от старшей единицы операнда, поступает на вход (r+1)-го разряда сумматора.

Так, если делимое X = 10011001, а делитель У = 00011000, то на вход сумматора поступает 1с Х=111,00110 и Оф У = 100,10000.

Разность логарифмов (0(Х вЂ” о у, получаемая в сумматоре i, поступает в узел 2 сравнения.

В соответствии с алгоритмом работы делительного блока в регистре 19 формируется частное одним из известных способов. После завершения операции деления, аналогично изложенному, на выходах элементов И группы 10 блока 4 нормапнзации формируется маска частного, по которой на выходе шифратора 17 образуется характеристика его логарифма, а на выходе элементов И группы 7 — мантисса, которая через коммутатор 22 поступает на вход узла 2 сравнения. В узле 2 происходит сравнение полученного таким образом логарифма частного с разностью логарифмов делимого и делителя. При этом сравнение осуществляется с игнорированием младших разрядов и, 0 — 1,. ° ., q — к где выбирается иэ условия,что сравниваемые коды должны совпадать с точностью до А

При несовпадении кодов логарифмов с точностью до Х на выходе узла 2 формируется сигнал "ошибка". Таким образом, предложенное устройство не критично в смысле обнаруживающей способности к кратности ошибки и имеет более высокую достоверносTü контроля.