Многоканальное операционное устройство

Многоканальное операционное устройство

Иллюстрации

Показать все

Реферат

 

МНОГОКАНАЛЬНОЕ ОПЕРАЦИОННОЕ УСТРОЙСТВО, содержащее блок хранения констант, п каналов, где п -разрядность устройства, причем 1-й канал (i 1,2,...,п ) содержит триггер управляющего регистра, элемент 2ИИЛИ , триггер приемного регистра, сдвигатель, первый и второй коммутаторы , первый, второй и третий триггеры регистра аргумента и блок управления, причем в каждом i-м канале нулевой и единичные выходы триггера управляющего регистра Соединены соответственно с первым и вторым входами элемента 2И-ИПИ, Третий вход которого соединен с выходом элемента 2И-ШШ, (i-D-ro канала , четвертый вход элемента 2ИШШ соединен с первыми информацион1&1ми входами первого и второго коммутаторов и с выходом переноса сдвигателя , первый и второй управляющие входы триггера управляющего регистра соединены соответственно с первым и третьим выходами блока управления , пятый выход которого сЬединен. в управляющими входами первого и второго коммутаторов и сдвигателя, управляюпрШ вход сдвигом которого соединен с восьмым выходом блока управления , девятый выход которого соединен с входом выбора адреса блока хранения констант выход которого соединен с вторым информационным входом первого коммутатора, третий информационный вход которого соединен с информационным входом триггера управляющего регистра и выходом второго коммутатора, информационные входы которого соединены с единичными выходами первого, второго и третьего триггеров регистра аргумен (Л та и группой информационных входов сдвигателя, первый вход элементов 2И-ШШ соединен с первыми управляющими входами первого, второго и третьего триггеров регистра аргумента, вторые управляю1ще входы которых соединены с вторым входом элемента 2И-ШШ, KD и группой информационных входов сдви4 гателя, первый выход блока управлеto ния соединен с управляющими входами СО NP триггера приемного регистра, информационный вход которого соединен с выходом первого коммутатора,.отличающееся тем, что, с целью повыщения быстродействия и расширения функциональных возможностей за счет вычисления пространственных координат, устройство содержит блок формирова1шя знака операции, четвертый триггерный регистр аргумента и с второго по пятый поразарядные элементы 2И-ИЛИ, причем в i-м канале выходы второго, третьего, четвертого и пятого элементов 2И-ИЛИ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

3GD С 06 F 7/544

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАЮ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3474915/24-24 (22) 21.06.82 (46) 15.11.84. Вюл.Ф 42 (72) З.С.Кузин, А,M.Äþêoâ, Л.П.Дюкова и Л.Л.Новак (71) Ленинградское ордена Октябрьской Революции высшее инженерное морское училище имени адм.С.О.Макарова (53) 681.3(088:.8) (56) 1. Авторское свидетельство СССР

В 478313, кл. G 06 F 7/38, 1975.

2. Авторское свидетельство СССР

У 618740, кл. G 06 F 7/38,,1978 (прототип). (54) (57) МНОГОКАНАЛЬНОЕ ОПЕРАЦИОННОЕ УСТРОЙСТВО, содержащее блок хранения констант, и каналов, где п -разрядность устройства, прячем 1-й ка— нал (i =1,2,...,п ) содержит триггер управляющего регистра, элемент 2ИИЛИ, триггер приемного регистра, сдвигатель, первый и второй коммутаторы, первый, второй и третий триггеры регистра аргумента и блок управления, причем в каждом j-м канале нулевой и единичные выходы триггера управляющего регистра соединены соответственно с первыи и вторым входами элемента 2И-ИЛИ, третий вход которого соединен с выходом элемента 2И-ИЛИ, (i-l l-го канала, четвертый вход элемента 2ИИЛИ соединен с первыми информационййми входами первого и второго коммутаторов и с выходом переноса сдвигателя, первый и второй управляющие входы триггера управляющего регистра соединены соответственно с первым и третьим выходами блока управле, SU„„1124292 А ния, пятый выход которого соединен. в управляющими входами первого и второго коммутаторов и сдвигателя, управляющий вход сдвигом которого, соединен с восьмым выходом блока управления, девятый выход которого соединен с входом выбора адреса блока хранения констант, выход которого соединен с вторым информационным входом первого комиутатора, третий информационный вход которого соединен с информационныи входом триггера управляющего регистра и выходом второго коммутатора, информационные входы которого соединены с единичными выходами первого, второго и

O е ретьего триггеров регистра аргуиена и группой информационных входов сдвигателя, первый вход элементов

2И-ИЛИ соединен с первыми управляющими входами первого, второго и тре- Я тьего триггеров регистра аргумента, вторые управляющие входы которых соединены с вторым входом элемента 2И-ИЛИ, и группой информационных входов сдви- Ю гателя, первый выход блока управле- 0В ния соединен с управляющими входами триггера приемного регистра, информационный вход которого соединен с выходом первого коммутатора,.о т— л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и расширения функциональных воэможностей эа счет вычисления пространственных координат, устройство содержит блок формирования знака операции, четвертый триггерный регистр аргумента и с второго по пятый поразарядные элеиенты 2И-ИЛИ, причем в 1-и канале выходы второго, третьего, четвертого и пятого элементов 2И-ИЛИ!

124292 соединены с соответствующими инфор" мационными входами первого, второго, третьего и четвертого триггеров регистра аргумента, первые информационные входы которых соединены с четвертым входом первого элемента

2И-ИЛИ, вторые информационные входы второго, третьего, четвертого и пятого элементов 2И-ИЛИ соединены с третьим входом первого элемента 2ИНЛИ, третьи управляющие входы второго, третьего четвертого и пятого элементов 2И-ИЛИ соединены с вторым выходом блока управления, четвертый выход которого соединен с четвертыми входами второго, третьего четвертого и пятого элементов 2И-ИЛИ, единичные выходы триггеров всех регистров аргумента соединены порязрядно с информационными входами сдвигателя и второй группой информационных входов второго коммутатора выход триггеров четвертого регистра аргумента соединен с первым входом блока формирования знака операции, вто-, рой вход которого подключен к единичным выходам триггеров регистра аргумента, а третий вход блока формирования знака операции подключен к единичным выходам триггеров знакового разряда регистра аргумента, четвертый, пятый и шестой входы бло ка формирования знака операции соединены. соответственно сшесчым, чет- " вертым и седьмым входами блока управления, выход блока формирования знака операции соединен с операционным входом сдвигателя, причем блок управления содержит блок синхронизирующих импульсов, блок выбора операций,, счетчик циклов, триггер двойных итераций, счетчик итераций, трехступенчатый коммутатор, коммутатор сигГ алов сдвига и блок формирования адреса констант, причем управляющий выход блока синхронизирующих импульсов соединен с входом блока выбора операций, выход которого соединен с управляющим входом счетчика циклов и шестым выходом блока управления, первый выход которого соединен с выходной шиной синхронизирующих импульсов, выходная шина которого соединена с третьим выходом блока управления, с тактовым входом счетчика циклов, установочными входами триггера двойных итераций н счетчика итераций, выход которого соединен с входом выбора адреса блока формирования адреса констант и информационным входом коммутатора сигналов сдвига, выход которого подключен к восьмому выходу блока управле ния, второй выход которого подключен к первому выходу трехступенчатого коммутатора, второй выход которого подключен к седьмому выходу блока управления, четвертый выход которого подключен к третьему выходу трехступенчатого коммутатора, первый информационный вход которого соединен с выходной шиной блока синхронизирующих импульсов, управляющий вход трехступенчатого коммутатора соединен с выходом блока выбора операций,. второй информационный вход трехступенчатого коммутатора соединен с вторым входом счетчика циклов, первый выход которого соединен с единичным входом триггера двойных итераций и счетным входом счетчика итераций, первый управляющий вход которого соединен с единичным выходом триггера двойных итераций,. второй управляющий вход счетчика итераций соединен с выходом блока выбора операций, управляющий выход которого соединен с входом блока синхронизирующих импульсов, выход блока выбора операций соединен с управляющими входами коммутатора сигналов сдвига и блока формирования адреса констант, выход которого соединен с девятым выходом блока управления, пятый выход которого соединен счетвертым выходом трехступенчатого коммутатора, причем блок формирования знака операции содержит коммутатор знаковых разрядов, первый и второй триггеры знака, схему сравнения, первый, второй, третий, четвертый и пятый элементы И, первый, второй, третий и четвертый элементы

ИЛИ, первый и второй элементы НЕ, причем группа информационных входов коммутатора знаковых разрядов соединена с третьим входом блока формирования знака операции, первый

1 вход которого соединен с первым информационнным входом схемы сравнения, второй информационнный вход которой соединен с вторым входом блока формирования знака операции, четвертый вход которого соединен с группой управляющих входов коммутатора знаковых разрядов, первыми вхОдами второго, третьего, четвертого и пятого элементов И, .выход схемы сравнения

1124292

35 соединен единичным входом второго триггера знака, нулевой вход которо-, го соединен с выходом первого элемента И и нулевым входом первого триггера знака, единичный вход которого соединен с выходом коммутатора знаковых разрядов, единичные выходы первого и второго триггеров знака соединены соответственно,с первым и вторым входами первого элемента ИЛИ, выход которого соединен с вторыми входами третьего и пятого элементов И и входом первого элемента НЕ, выход которого соединен с вторыми входами второго и четвер-, того элементов И, выходы которых соединены соответственно с первым и вто.рым входами третьего элемента ИЛИ, третий вход которого соединен с выИзобретение относится к цифровой вычислительной технике и может быть использовано в составе цифровой вычислительной машины.

Известно вычислительное устрой- 5 ство с несколькими сумматорами последовательного действия, позволяющее аппаратурным способом вычислять сложные элементарные функции типа си-c cos P I ), 10

Недостатком такого устройства является его низкая .производительность, Наиболее близким к изобретению по технической сущности является многоканальное операционное устройство, которое обладает повышенной производительностью, например функия типа or ññî5 вычисляется .этим стройством за время выполнения 8 20 команд умножения (21.

Однако дальнейшее повышение быстродействия на 25Х может быть получено, если совместить во времени формирование знака операции для i-й интерации с вычислительной процедурой (1-1)-й интерации, Кроме того, известное устройство обладает ограниченными воэможностями „

30 например не позволяет непосредственходом третьего элемента И, третий вход которого соединен с шестым вхо- дом блока формирования знака операций и с первым и вторым входами второго элемента ИЛИ, третьему входу пятого элемента И первому и второму входам четвертого элемента ИЛИ и первому входу первого элемента И, второй вход которого подключен к пятому входу блока, выходы второго ,и четвертого элементов ИЛИ подсоединены к третьим входам соответственно- второго и четвертого элементов И, е выход пятого элемента И соединен с четвертым входом третьего элемента.

ИЛИ, выход которого соединен с выходом блока и входом второго элемента НЕ ° выход которого соединен с выходом блока. но вычислить пространственные координаты вектора.

Цель изобретения. — повышение быстродействия и расширение функциональных воэможностей многоканального операционного устройства.

Поставленная цель достигается тем, что многоканальное операционное устройство, содержащее блок хра-, нения констант, и каналов, где разрядность устройства, причем i --й канал, (1 =1,2,...,и) содержит триггер управляющего регистра, элемент

2И-ИЛИ, триггер приемного регистра, сдвигатель, первый и второй коммутаторы, первый второй и третий тригI геры регистра аргумента и блок управления, причем в каждом j-м канале нулевой и единичные выходы триггера управляющиго регистра соединены соответственно с первым и вторым входами элемента 2И-ИЛИ, третий вход которого соединен с выходом элемента 2И-ИЛИ ti- 1) -го канала, четвертый вход элемента 2И-ИЛИ соединен с первыми информационными входами первого и второго коммутаторов и с выходом переноса сдвигателя, первый и второй управляющие входы триггера управляющего регистра соединены соответственно с первым и третьим .

ll2429

3 выходами блока управления, пятый выход которого соединен с управляющими - входами первого и второго коммутаторов и сдвигателя, управляющий вход сдвигом которого соединен с восьмым выходом блока управления, девятый выход которого соединен с входом выбора адреса блока хранения констант, выход которого соединен с вторым информационным входом пер- lð вого коммутатора, третий информацион- ный вход которого соединен с информационным входом триггера управляющего регистра н .выходом второго коммутатора, информационные входы которого соединены с единичными выходами первого, второго и третьего триггеров регистра аргумента и группой информационных входов сдвнгателя, первый вход элементов 2И-ИЛИ

Г оединен с первыми управляющими входами первого, второго и третьего триггеров регистра аргумента, вторые управляющие входы которых соедине" . ны с вторым входом элемента 2И-ИЛИ и группой информационных входов сдвигателя, первый выход блока управления соединен с управляющими входами триггера приемного регистра, информационный вход которого соединен с соответствующим выходом первого коммутатора, дополнительно введены блок формирования знака операции, четвертый триггерный регистр аргумента и с второго по пятый поразрядные элементы

2И-ИЛИ, причем в. 1-м канале выходы второго, третьего, четвертого и пятого элементов 2И-ИЛИ соединены с соответствующими информационными входами первого, второго, третьего и четвертого триггеров регистра аргумента, первые информационные входы которых соединены с четвертым входом первого элемента 2И-ИЛИ, вторые информационные входы второго, третьего, четвертого и пятого элементов 2И-ИЛИ соединены с третьим входом первого элемента 2И-ИЛИ, третьи управляющие входы второго, третьего, четвертого, пятого элементов 2И-ИЛИ соединены с вторым выходом блока управления, четвертый выход которого соединен с четвефтыми входами второго, третьего, четвертого и пятого элементов 2И-ИЛИ, единичные выходы триггеров всех регистров аргумента соединены поразряд" но с информационными входами сдвига2 4 теля и второй группой информационнных входов второго коммутатора, выход триггеров четвертого регистра аргумента соединен с первым входом блока формирования зйака операции, второй вход которого подключен к единичным выходам триггеров регис" ! тра аргумента, а третий вход блока формирования знака операции подключен к единичным выходам триггеров знакового .разряда регистра аргументов, четвертый, пятый и шестой входы блока формирования знака операции соединены соответственно с шестым, 1 четвертым и седьмым входами блока управления, выход блока формирования знака операции соединен с операционным входом сдвигателя, причем блок управления содержит блок синхронизирующих импульсов, блок выбора операций, счетчик циклов, триггер двойных итераций,П счетчик итераций„ трехступенчатый коммутатор, коммутатор сигналов сдвига и блок формирования адреса констант, причем управляющий выход блока синхронизирующих импульсов соединен с входом блока выбора операций, выход которого соединен с управляющим входом счетчика циклов и шестым выходом блока управления, первый выход которого соединен с выходной шиной блока синхронизирующих импульсов, выходная шина которого соединена с третьим выходом блока управления, с тактовым входом счетчика циклов, установочными входами триггера двойных интераций и счетчика, выход которого соединен с входом выбора адреса блока формирования адреса констант и информационным входом коммутатора сигналов сдвига, выход которого подключен к восьмому выходу блока управления, второй выход которого подключен к первому

Выходу трехступенчатого коммутатора, второй выход котороro подключен к седьмому выходу блока управления, четвертый выход которого подключен к третьему выходу трехступенчатого коммутатора, первый информационный вход .которого соединен с выходной шиной блока синхронизирующих импульсов, управляющий вход трехступенчатого коммутатора соединен с выходом блока выбора операций, второй информационный вход трехступенчатого коммутатора соединен с вторым входом счетчика циклов, первый выход которого соединен с единичным входом

1124292

5 триггера двойных итерацией и счетным входом счетчика итераций, первый управляющий вход которого соедине с единичным выходом триггера двойных итераций, второй управляю- 5 щий вход счетчика итераций соединен с выходом блока выбора операций, управляющий выход которого соединен с входом блока синхронизирующих импульсов, выход блока выбора операций соединен с управляющими входами коммутатора сигналов сдвига. и блока формирования адреса констант, выход которого соединен с девятым выходом блока управления, пятый вы- 15 ход которого соединен с четвертым входом трехступенчатого коммутатора, причем блок формирования знака опе-. рации содержит коммутатор знаковых разрядов, первый и второй триггеры - 20 знака, схему сравнения, первый, второй, третий, четвертый и пятый элементы И, первый второй; третий и четвертый элементы ИЛИ, первый и второй элементы НЕ, причем группа 25 информационных входов коммутатора знаковых разрядов соединена с третьим входом блока формирования знака операции, первый вход которого соединен с первым информационным входом щ схемы сравнения, второй информационный вход которой соединен с вторым . входом блока формирования знака one1 рации, четвертый вход которого соединен с группой управляющих входов коммутатора знаковых разрядов, первыми

35 входами второго, третьего, четвертого и пятого элементов И, выход схемы сравнения соединен. с единичным входом второго триггера знака, нуле- 40 вой вход которого соединен с выходом первого элемента И и нулевым входом первого триггера знака, единичный вход которого соединен с выходом коммутатора знаковых разрядов единич45 иые выходы первого и второго триггеров знака соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с вторыми входами третьего и пятого элементов И и входом первого

50 элемента НЕ, выход которого соединен

f с вторыми входами второго и четвертого элементов И, выходы которых соединены соответственно с первым и вторым входами третьего элемента ИЛИ, третий вход которого соединен с выходом третьего элемента И, третий вход которого соединен с шестым входом блока формирования знака операции и с первым и вторым входами второго элемента ИЛИ, третьему входу пятого элемента Й, первому и второму входам четвертого элемента ИЛИ и первому входу первого элемента И, второй вход которого подключен к пятому входу блока, выходы второго и . четвертого элементов ИЛИ подсоедине-* ны к третьим входам соответственно второго и четвертого элементов И, выход пятого элемента И соединен с четвертым входом третьего элемента

ИЛИ, выход которого соединен с выходом блока и входом второго элемента

НЕ, выход которого соединен с выходом блока.

На фиг.l представлена схема многоканального операционного устройства; на фиг.2 — схема блока управления, на фиг.3 — схема блока формирования знака операции1 на фиг.4схема 18-разрядного сдвигателя. г Устройство !фиг.1) .представленное одним разрядом, содержит триггер управ-ляющего регистра l,элемент 2И-ИЛИ схе. мы сквозного переноса 2, триггер приемного регистра 3, сдвигатель 4, первый и второй коммутаторы 5 и 6, первый второй, третий и четвертый триггеры регистров аргументов 7-10, поразрядные логические элементы 2ИИЛИ 11-14, устройство управления 15 с выходами 16-24, блок хранения констант 25, блок формирования знака операции 26 с входом 27 и выходом 28.

В рассматриваемой схеме операционного устройства триггер управления 1 совместно с одним из триггеров

7-10 регистров аргументов образует одноразрядный сумматор накапливающего типа, выполняющий операцию сложения за четыре временных такта. (входные логические элементы схем записи у всех триггеров показаны пунктиром ).

Блок управления 15 (фиг.2) содержит блок синхронизирующих импульсов 29, блок выбора операций 30, счетчик циклов 31, принимающий рабочее состояние "1", "2", "3", триггер двойных итераций 32, счетчик итераций 33, трехступенчатый коммутатор

34, коммутатор сигналов сдвига 35, блок формирования адреса констант 36.

Счетчик:итераций 33 содержит схему, обеспечивающую управление от блока 29. х = х.» Е. . 2 (" 2, i i-1 1 1-1

Е1 = з1фь $° . =+ I

7 1124

Коммутатор 34 представляет собой трехступенчатый дешифратор, в котором первая ступень расшифровывает состояние счетчика циклов 31 и выдает сигнал на шину 22 для управления блоком 26. Вторая ступень дешифратора расшифровывает состояние блока 30 и выдает управляющий сигнал на шину 20. Третья ступень с учетом . сигналов по всем входам выдает сиг- 10 налы тактовых импульсов t и 4 на шины 17 и 19.

И)ина 21 используется для управле-ния блоком 26 от блока 30.

Елок формнрованйя знака операции 15 .26 (фиг.3) показан в развернутом виде его связи по шине знаковых разрядов 27 с триггерами знакового разряда 37 регйстров.аргументов, содержит коммутатор знаковых разрядов 38,пер- 20 вый триггер знака 39,схему сравнения

40,второй триггер знака 41,элементы И . 42, элемент, ИЛИ 43, элементы НЕ 44, выходную шину 28.

Знаковый разряд 37 имеет структуру и,соединения, аналогичные фиг. 1, поэтому на фиг.3 ои показан в упрощенном виде. Триггеры T - Т, одноименных регистров 7-10 управляют пер30 вымя входами коммутатора 38 блока

26. На вторые входы элементов И и коммутатора 38 поступают управляющие сигналы по шине 2! от блока 30 по входу блока 26 при выполнении соответствующих операций. В качестве примера на фиг.3 показаны управляющие сигналы:при выполнении следующих операций: м ccos -АС,ю-сз!ь -AS, пространственные координаты -IIK, полярные координаты - Vs, прямоугольные координаты - R . Через коммутатор 38 в первый триггер знака 39 записывается код "1" или "0" из соотвествующего триггера 7-10 знакового разряда 37 операционного устройтсва с целью формирования оператора (+ E J.

Знаковый оператор Я зависит от соотf ношения чисел х! — Х, поэтому для их сравнения предусмотрена схема сравнения 40, результат которой записывается во второй триггер знака

4l, причем запись осуществляется под управлением элемента И 42 по saвершению каждого третьего цикла обработки информации, поэтому элемент И 55

42 управляется третьим состоянием счетчика циклов 31 через коммутатор

34; Элементами ИЛИ вЂ” 43 и инвертором

292 8

44 формируются сигналы соответственно (-() и (+Ц .

В качестве примера показан вариант формирования сигналов для команды сложения (+) и вычитания (- )прн выполнении операций АС и V<.

Для формирования знака в операции агссоз используются приведенные фор. мулы(4)-(6}, а для операции 7 формулы имеют следующий вид:

Для операции ыгссоз -АС используются элементы ИЛИ 45, И 46, И 47, ИЛИ

48, НЕ 49, а для операции полярные координаты вектора-V< используются элементы ИЛИ 50, И 51, И 52, ИЛИ 48, НЕ 49.

На выходе элемента ИЛИ 48 на.шине

28„получается сигнал команды сложения (+)., а на шине 28 получается сиг-. нал команды вычитания (†). Эти сигналы магистрально по шине 28 поступают на операционный вход сдвигателя 4.

Наиболее оптимальный вариант вы-. полнения сдвигателя 4 представлен в виде схемы 18-разрядного сдвигателя (в целях упрощения сдвигатель пока- 4 зан без входного коммутатор, схема которого имеет вид типа коммутатора38 в блоке 26,).

Сдвигатель 4 содержит первую и вторую группы из логических коммутато" ров 53 н 54, группу логических элементов ИЛИ 55, знаковую шину числа

56, шины сдвига вправо в первой группе коммутаторов 57О, 57„, 57, предназначенные соответствейно для сдвига на 0,1 2 разряда, шины сдвига вправо во второй группе коммутаt торов яруса 58О, 585, 58, 585, 58„ и 58, выполняющие сдвиг соответственно на 0,3,6,9,12 и 15 разрядов, коммутаторы первой группы информационными входами соединены с соответствующими разрядными шинами входного слова 59 (К 3). Схема формирования кода состоит из элемента 2И-ИЛИ 60 и элемента НЕ 61. На чертеже показаны коммутаторы и соединения для 1,4,7, 10,13,16 разрядов, причем эти комму-! таторы являются типовыми для группы разрядов, указанной индексом.

112429

Шаг сдвига в первой группе коммутаторов равен единице, а во втором — трем, т.е. К.

Выход коммутаторов второй группы подключен поразрядно к схеме формирования кода, собранной из элементов И-ИЛИ и НЕ. Эта схема управляется сигналами команды сложения — шина 28„нли команды вычитания — шина )п

282

По команде сложения (+1 срабатывают левые элементы И (3+ ), и число поступает на выход без инвертирования, а по команде вычитания .(- ).срабатывают правые элементы И ($ ), и число поступает на выход сдвигателя в инверсном виде, Отличительная способность сдвигателя заключается не .только в расширении его функциональных возможностей, т.е. в формировании кода для команд сложения и вычитания, но и в повышении быстродействия. Это достигается тем, что во второй груп пе коммутаторов разработаны коммутаторы переменной длины, изменяющейся . от 2 до 2к элементов И в каждом групповом элементе. Такой метод построения коммутаторов второй группы яруса позволяет уменьшить количество групп до двух и, как следствие, повысить быстродействие сдвигателя на 25-507 по сравнению с известными сдвигателями.

В этом сдвигателе коммутаторы во всех группах для сдвига имеют постоянную длину из К .элементов И.

Двухгрупповой сдвигатель может быть рекомендован для сдвига слова практически любой длины. При этом нуж40 но правильно выбирать значение К— шаг сдвига во второй группе коммутаторов. Например, для 48-разрядного — K=5 для 64-разрядного — К=б

4S для 96-разрядного †:К7, а ля 128-рязрядного - K 8.

Кроме того, при сдвиге отрицательного числа вправо необходима схема формирования единиц в старших разрядах, В предлагаемом устройстве она выполнена на элементах ИЛИ 55 -55 и знаковых элементах И (Ь, 5% 5iqn) в (К-1) старших коммутаторах первой группы и в (n-к ) старших коммутаторах второй группы.

Использование Т-2-групповых элементов ИЛИ позволяет упростить„ схе2 !О., му устройства, где Т в:к — максимальное количество групп типовых коммутаторов.

Для выполнения сдвига на определенное количество разрядов подаются соответствующие управляющие коды по магистральной шине 23, т.е. соответствующие шины 57 и 58 имеют разрешающий потенцйал для элементов И коммутаторов 53 -53 и 54i-54

Например, при сдвиге отрицательного числа на 7 разрядов вправо раз решающий потенциал находится на шине

57 и на шине 58 .

В результате этого в первой груп пу коммутаторов проходит через элементы И (ф„l а во второй группечерез элементы И . Кроме того, в первые семь старших разрядов записываются единицы, .поскольку срабатывает знаковый элемент И (Ь } в первдм коммутаторе 53 первой группы и в шести первых коммутаторах 54„ второй группы., Разрешающие сигналы для них поступают от шин 56, 57 и от элемен-

1 тов ИЛИ 55 и 55 . Последние сраба

1 2 . тывают от сигнала шины 58 .

При сдвиге положительного числа знаковая шина 56 разрешающего потенциала не имеет, поэтому в старших разрядах получают коды с учетом величины сдвига.

В рассматриваемом сдвигателе сдвигается только значащая часть числа, а знаковый разряд числа поСтупает на элементы схемы формирования кода непосредственно и появляется на выходе элемента И-ИЛИ бО с учетом сигналов на шинах 28 и 28

Работу устройства рассмотрим на

2. примере вычисления функции arcces x по алгоритму цифра sa цифрой, в основу которого положен принцин вращения вектора на эаранеее расчитанную последовательность, углов Я..

При каждом вращении вектора для функции arccos текущие координаты .вычисляются по следующим формулам: х.=x.»;= ; „-Е;м; 11 ; (4) где ; - оператор, определянщий направление вращения вектора и как следствие, знак операции в формулах (1}-(3) .

11242

F1=-1, если к„.,(х ч, „СО, иначе f; =+1.

Перед началом работы исходные коор-, динаты вектора (мо =О, Уо =ffk?; о, =

=Г/2} записываются соответственно в

9,8 и 7 регистры аргументов, а в чет вертый регистр 10 записывается управляющий параметр "аргумент Х, что и позволяет сформировать значение ;.

С целью повьппения быстродействия, IO реализацию алгоритма целесообразно начинать с вычитания х 1 s, что позволяет блоку формирования знака опе- рации 26 за время выполнения (> -1} итерации сформировать оператоР для с-й итерации.

Каждая координата вектора, вычисленная по формулам (4}-(6}, реализуется за четыре тактовых импульса в соответствии с принципом рабо- 2п ты накапливающего сумматора. Например, первым тактовым импульсом

Ф,х;„иэ регистра 9 через коммутаторы 6 и 5 переписывается в регистры

1 и 3 ° ВтоРым импульсом тг ПРоисхо 25 дит сложение по модулю два чисел

-(1- б1 с„ и у; „ 2- -1. Третьим импульсом 1 содержимое регистра 9 пере3 писывается в регистр 1 через коммутатор 6 под управлением сигнала по шине 20 б после чего начинает распространяться сигнал сквозного переноса через логические элементы 2 в сторону старших разрядов ° Четвертым импульсом Ф в регистре 9 фор35 мируется окончательная сумма с учетом сигнала переноса из младшего разряда.

Вычисленное значение Х; из регистра 9 поступает на блок 26 для фор40 .Р мирования Я „для следующей итерации, в то время как текущая :итерация: продолжает выполняться аналогично описанному по формулам (5 } и (6 }, 45

Управляющие сигналы „необходимые для выполнения каждой итерации, вырабатываются блоком управления 15.

Счетчик итерации 33 формирует необходимое количество итерации для вычисления функции а для выполнеб ния I.-й итерации предусмотрен триггер двойных итераций 32. Учитывая, что в каждой итерации необходимо произвести посЛедовательно вычисления-по трем формулам (4}-(61, счетчик циклов 31 формирует первое

92 l2

Г состояние (IСЦ) для вычисления координаты х;, второе состояние (2СЦ) для координаты у;, а третье состояние (ЗСЦ ) — для угловой координаты о(,; . Перечисленные состояния счетчика циклов 31 через коммутатор

34 по входу 6 используются блоком

26 для выработки знака операции.

Тактовые импульсы .t„ и tз поступают в операционные устройства непосредственно от блока синхронизирующих .импульсов 29, а импульсы и t< поступают через коммутатор

34, управляемый счетчикам циклов 31 и блоком операций 30.

В коммутаторе 34 выходы 2 и 3 для импульсов t u t < являются ма гистральными, т.е. эти импульсы используются для управления соответствующим регистром 7 — 10, а на четвертом выходе формируются потенциальные управляющие сигналы, которые по магистральной шине 20 поступают на коммутаторы,,блоков 4,5,6 для коммутации соответствующих входов (фиг;2) °

Каждое состояние счетчика ; итераций 33 используется для выработки сигналов сдвига на шине 23 и для формирования адреса константы Я, на шине 24 для блока 25.

После выполнения м двойных ите, б раций в регистре 9 имеем

J(= соз о в регистре 8

1 ъ„=11- х =sin а в регистре 7

0(1 = С(ГССОБ Х

Предлагаемое устройство позволяет уменьшить время вычисления функции типа агссозна время выполнения двух команд умножения.

Кроме того, устройство обладает расширенными функциональными возможностями, например.оно позволяет аппаратурным способом вычислить пространственные координаты вектора.

Для этого необходимо в четвертый регистр 10 записать третью линейную координату вектора 2, а в регистры

9,8,7 соответственно -Х,У и О.

Применяя дважды известную операцию вычисления полярных координат вектора, в ответе получаем х = х +J yZ2

2 2 и I

1124292

l124292

1124292

I 124292

9 о о

Фиэ3йй з ППП П® ге®т, г. Уагород, ул.Проеитваа,4