Устройство для умножения

Устройство для умножения

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее регистр множимого, регистр множителя, табличный умножитель , первый и второй блоки контроля , сумматор, содержащий блок нормализации , а также три группы элементов И, первые входы которых соединены с входом первого блока контроля и с выходом регистра множимого, а вторые входы - с выходом табличного умножителя, первый и второй информационные входы которого соединены соответственно с выходами двух младших разрядов регистра множителя, выход которого соединен с входом второго блока контроля, о т л и ч аю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены регистр обратного ко да множимого, третий блок контроля, четвертая группа элементов И, элемент ИЛИ, элемент И, программный блок управления, вьтолненный на дешифраторе микроопераций, неполном дешифраторе и счетчике, и блок преобразования золотого 1-кода множимого в обратный код, включающий в себя блок анализа старшего разряда , вьтолненный на триггере, элементе И, элементе НЕ, элементе ИЛИ, и (ш-1) одноразрядных нормализаторов , каждый из которых вьшолнен на трех элементах И и элементе ИЛИ, выход регистра обратного кода множимого соединен с входом третьего блока контроля, с первыми входами элементов И четвертой группы и с входом блока преобразования золотого 1-кода множимого в обратный код,причем первый и второй входы элемента И блока анализа старшего, разряда соединены -2J и -3j разрядами регистра обратного кода множимого, а третий вход элемента И блока анализа старшего разряда соединен с инверсным выходом триггера , выход элемента И блока анализа старшего разряда соединен с первым СО X) выходом блока анализа старшего разряда и с входом элемента НЕ, выход которого соединен с первым входом сд элемента ИЛИ, второй вход которого со соединен с прямым выходом триггера, первый вход которого сЬединен с шиной нулевого потенциала, а второй с первым выходом дешифратора микроопераций программного блока управления , выход элемента ШШ блока анапит за старшего разряда соединен с вторым выходом блока анализа старшего разреда, три входа первого элемента И 1-го одноразрядного нормализатора соединены с fl) , l-lj, 1-2, разрядами регистра обратного кода

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

ÄÄSUÄÄ1130 59

З15ц G 06 F 7/49

/ р

ОПИСАНИЕ ИЗОБРЕТЕНИЯ .

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

llO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3650180/24-24 (22) 30.09.83 (46) 23.12.84. Бюл. Р 47 (72) B.Â.Ðoýäобара, И.А.Баранов, Г.В.Кремез и С.Н.Мордашов (53) 681.325(088.8) (56) 1. Соловьев Г.И. Арифметические устройства ЭВМ. M., "Энергия", 1978, с. 145. 2. Авторское свидетельство СССР

Р 997031, кл. G 06 F 7/49, 1981 . (прототип), 3. Авторское свидетельство СССР

У 559237, кл. С 06 F 7/50, 1977. (54) (57) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ.у содержащее регистр множимого, регистр множителя, табличный умножитель, первый и второй блоки контроля, сумматор, содержащий блок норма" лизации, а также три группы элементов И, первые входы которых соединены с входом первого блока контрог ля и с выходом регистра множнмого, а вторые входы — с выходом табличного умножнтеля, первый и второй информационные входы которого соединены соответственно с вьмодами двух младших разрядов регистра множителя, выход которого соединен с входом второго блока контроля, о т л и ч аю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены регистр обратного кода множимого, третий блок контроля, четвертая группа элементов И, элемент ИЛИ, элемент И, программный блок управления, выполненный на дешифраторе микроопераций, неполном дешифраторе н счетчике, и блок преобразования "золотого" 1-кода множимого в обратный код, включающий в себя блок анализа старшего разряда, выполненный на триггере, элементе И, элементе НЕ, элементе ИЛИ, и (й+1) одноразрядных нормализаторов, каждый из которьм выполнен на трех элементах И и элементе ИЛИ, выход регистра обратного кода множимого соединен с входом третьего блока контроля, с первыки входамй элементов И четвертой группы с входом блока преобразования "золотого" 1-кода множимого в обратный код,причем первый и второй входы элемента И блока анализа старшего. разряда Соединены с(1 -2j v $H -3J разрядами регистра обратного кода множимого, а третий вход элемента

И блока анализа старшего. разряда соединен с инверсным выходом триггера, выход элемента И блока анализа старшего разряда соединен с первым выходом блока анализа старшего разI ряда и с входом элемента НЕ, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с прямым выходом триггера, первый вход которого сОединен с шиной нулевого потенциала, а второйс первым выходом дешифратора микроопераций программного блока управления, выход элемента ИЛИ блока анали-. за старшего разряда соединен с вторым выходом блока анализа старшего разряда, три входа первого элемента

И -ro одноразрядного нормализатора соединены с Я, (i. -11, (i -2) ., разрядами регистра обратного кода

113085.9 множимого соответственно, а выход первого элемента И 1 -го одноразрядного нормализатора соединен с первым выходом 1. -ro одноразрядного нормализатора, три входа второго элемента И (-го одноразрядного нормализатора соединены c f L +2, (i +1/, ((разрядами регистра обратного кода, множимого соответственно, а выход второго элемента И 1. -го одноразрядного нормализатора соединен с первым входом элемента ИЛИ L --го одноразрядного нормализатора, три входа третьего элемента И -го одноразрядного нормализатора соединены с f 1. +Ц, j 1 ), f L-11 разрядами регистра обратного кода множимого соответственно, а выход третьего элемента И -го одноразрядного нормализатора соединен с вторым входом элемента ИЛИ 1 -ro одноразрядного нормализатора, выход которого сое динен с вторым выходом -го одноразрядного нормализатора, выходы блока анализа старшего разряда и

Ж+1) одноразрядных нормализаторов соединены соответственно с входами регистра обратного кода множимого, информационные входы регистра множи мого, регистра обратного кода множимого и регистр множителя соединены соответственно с входами прямого золотого" 1-кода множимого, инверсного значения "золотого" 1-кода. множимого, прямого "золотого" 1-ко" да множителя., являющимися первыми тремя входами устройства, четвертый и пятый входы которого, являющиеся соответственно входом "Пуск" и входом синхронизации, соединены с первым и вторым входами дешифратора микроопераций программного блока управ- ления собтветственно, входы разрешения записи информации регистра множимого, регистра обратного кода множимого. и регистра множителя соедииены с первым выходом дешифратора микроопераций программного блока управления, вход разрешения записи частично нормализованной информации регистра обратного *ода множимого соединен с вторым выходом дешифратора микроопераций программного блока управления, вход сдвига регистра множителя, управляющий вход табличного умножителя соединены с третьим выходом дешифратора микроопераций программного блока управления, выход третьего младшего разряда регистра множителя ооединен с третьим информационным входом табличного умножителя, выход которого соединен с вторыми входами элементов И четвертой группы н с третьим входом дешифратора микроопераций программного блока управления, выходы второго блока контроля соединены с четвертым входом дешифратора микроопераций программного блока управления, а входы первого и третьего блоков контроля соединены с вторым входом элемента И, первый вход которого соединен с четвертым выходом дешифратора микроопераций программного блока управления, а выход соединен с первым выходом устройства, выходы элементов И четырех групп соединены с входами элемента ИЛИ, выход которого соединен с первым входом сумматора, который содержит регистр суммы, блок информации, ре,гистр коррекции, элемент И, элемент

ИЛИ, регистр переносов, блок конца суммирования, полусумматор, блок контроля сумматора, выход и вход которого соединены соответственно с первым выходом сумматора, являющимся вторым выходом устройства, и первым выходом полусумматора, первый и второй входы которого соединены соответственно с первым входом регистра суммы и первым входом элемента ИЛИ, второй вход которого соединен с выходом элемента И, первый и второй входы которого соединены соответственно с выходом регистра коррекции и выходом регистра суммы, выход элемента ИЛИ соединен с вторым входом регистра переносов, первый вход которого соединен с первым входом сумматора, выход регистра переносов соединен с входом блока конца суммирования, выход которого соединен с выходом регистра суммы с. вторым выходом сумматора, являющимся гретьим выходом устройства, с входом блока конца информации, выход которого соединен с четвертым выходом сумматора, и с входом блока нормализации, выход которого соединен с вторым входом регистра суммы, управляющие входы регистра суммы соединены с третьим, пятым и шестым выходами дешифратора микроопераций программного блока управления соответственно, управляющие входы регистра

1130859 переносов соединены с девятым выходами дешифратора микроопераций программного блока управления соответственно, управляющий вход элемента

И сумматора соединен с восьмым выходом дешифратора микроопераций прог.. граммного блока управления, управляющий вход полусумматора соединен с седьмым выходом дешифратора микроопераций программного блока управления, а третий и четвертый выходы

Изобретение относится к вычислительной технике, предназначено для умножения многоразрядных параллельных "золотых" 1-кодов и может быть использовано в отказоустойчивых про- 5 цессорах обработки данных °

Известно устройство для умножения на три разряда множителя, содержащее регистр множимого, регистр множителя дополнительный регистр

Э У группу клапанов, сумматор, схему управления умножением на три разряда (13 .

Недостатком устройства является невозможность умножения "золотык"

1-кодов, .обладающих высокой ошибкообнаруживающей способностью, используемой для контроля операции умножения, Наиболее близким по технической М сущности к изобретению является устройство для умножения, содержащее регистр множимого, регистр множителя, первый и второй блоки контроля, блок таблицы умножения, сумматор и три греппы элементов И, первые входы которык соединены с выходом регистра множимого и в ходом первого блока контроля, а вторые входы — с выходом блока таблицы умножения, пер- 30 вого и второй входы которого соединены с выходами двух младших разрядов регистра множителя, выход которого соединен с входом блока контроля (23.

Недостатком устройства является низкое быстродействие его работы при умножении "золотых" 1-кодов, " обусловленное большим количеством тактов сложения частичных произвесумматора соединены с пятым и шестым входами дешифратора микроопераций программного блока управления соотвенственно, причем в программном блоке управления седьмой и восьмой входы дешифратора микроопераций соедииены с первым и вторым выходами неполного дешифратора соответственно, вход которого соединен с выходом счетчика, вход которого соединен с девятым выходом дешифратора микроопераций. дений с текущей суммой частичных произведений.

Цель изобретения — увеличение быстродействия работы устройства при умножении чисел в "золотой" 1системе счисления за счет умножения множимого одновременно на 3 разря-. да множителя.

Поставленная цель достигается тем, что в устройство для умножения, содержащее регистр множимого, регистр множителя, первый и второй блоки контроля, табличный умножитель сумматор, содержащий блок нормализации, а также три группы элементов

И, первые входы которых соединены с выходом регистра множимого и входом первого блока контроля, а вторые входы — с выходом табличного умножителя, первый и второй информационные входы которого соединены соответственно с выходами двух младших разрядов регистра множителя, выход которого соединен с входом второго блока контроля введены регистр обратного кода множимого, третий блок контроля, элемент И, четвертая группа элементов И, элемент ИЛИ, программный блок управления, выпол-. ненный на дешифраторе микроопераций, неполном дешифраторе и счетчике, и блок преобразования "золотого" 1-кода множимого в обратный код, включающий в себя блок анализа стар шего разряда, выполненный на триггере, элементе И, элементе НЕ, элементе ИЛИ, и (И +1) одноразрядных нормализаторов, каждый из которых выполнен на трех элементах И и эле3 11 менте ИЛИ, выход регистра обратного кода множимого соединен с входом третьего блока контроля, с первыми входами элементов И четвертой группы и с входом блока преобразования

"золотого" 1-кода множимого в обратный код, причем первый и второй входы элемента И блока анализа старшего разряда соединены с(99 -2j иf99-3) разрядами регистра обратного кода множимого, а третий вход элемента)И блока анализа старшего разряда соединен с инверсным выходом триггера,,выход элемента И блока анализа стар1

mего разряда и с входом элемента HE, выход которого соединен с первым вхо-. дом элемента ИЛИ, второй вход которого соединен с прямым выходом триггера, первый вход которого соединен с шиной нулевого потенциала, а второй — с.первым выходом дешифратора микроопераций программного блока управления, выход элемента ИЛИ блока анализа старшего разряда соединен с вторым выходом блока анализа старшего разряда, три входа первого элемента И . -ro одноразрядного нормализатора соединен с(9,), t j -1, t L -21 разрядами регистра обратного кода множимого соответственно, а выход первого элемента. И 1 -го одноразрядного нормализатора соединен с первым выходом 9 -го одноразрядного нормализатора, три входа второго элемента И 9 -го одноразряд- ного нормализатора соединены c(y+2) (+Ц, f 9 1 разрядами регистра обратного кода множимого соответственно, а выход второго элемента И j --го одноразрядного нормализатора соединен с первым входом элемента ИЛИ

-ro одноразрядного нормализатора, три входа третьего элемента И Л.-го одноразрядного нормализатора соединены с fj +19, f j), (L- 1j разрядами регистра обратного кода множимого соответственно, а выход третьего .элемента И 9 -ro одноразрядного нормализатора соединен с вторым входом элемента ИЛИ L го одноразрядного нормализатора, выход которого соединен с вторым выходом < --ro одноразрядного нормализатора, выходы блока анализа старшего разряда и(99 +1) одноразрядных нормализаторов соединены с входами регистра обратного кода множимого, информационные вход 9 регистра множимого, 30859 4

I регистра обратного кода множимого и регистра множИтеля соединены соответственно с входами прямого золотого" 1-кода множимого, инверсного значения" золотого"9-кода множимого, прямого "золотого" 1-кода множителя, являющимся первыми тремя входами устройства, четвертый и пятый входы которого, являющиеся соответственно входом "Пуск и входом синхронизации, соединены с первым и вторым входами дешифратора микроопераций программного блока управления соответственно, входы разрешения записи информации регистра множимого, регистра обратного кода

1 множимого и регистра множителя соединены с первым выходом дешифратора микроопераций программного блока управления, вход разрешения записи частично нормализованной информации регистра обратного кода множимого соединен с вторым выходом дешифратора микроопераций программного блока управления, выход третьего младшего разряда регистра множителя соединен с третьим информационным входом табличного умножителя, управляющий вход которого соединен с входом сдвига регистра множителя и третьим выходом дешифратора микроопераций программного блока управления, а выход— с вторыми входами элементов И четвертой группы и с третьим входом дешифратора микроопераций программного блока управления, выходы блока контроля соединены с четвертым входом дешифратора микроопераций программного блока управления, а входы первого и третьего блоков контроля соединены с вторым входом элемента И, первый вход которого соединен с четвертым выходом дешифратора микроопераций программного блока управления, а выход соединен с первым выходом устройства, выходы элементов четырех групп соединены с входами элемента

ИЛИ, выход которого соединен с первым входом сумматора, который содержит регистр суммы, регистр переносов, регистр коррекции, блок конца информализации, элемент И, элемент ИЛИ, блок конца суммирования, полусумматор и блок контроля сумматора, выход и вход которого соединены соответственно с первым выходом сумматора, являющимся вторым вь9ходом устройства, и первым выходом полусумма"

1130859 тора, первый и второй входы которого соединены соответственно с первым

I входом регистра суммы и первым входом элемента ИЛИ, второй вход котороЪ го соединен с выходом элемента И, первый и второй входы которого соединены соответственно с выходом регистра коррекции и выходом регистра суммы, выход элемента НРН соединен с вторым входом регистра переносов, 1О

1 первый вход которого соединен с первым входом сумматора, выход регистра переносов соединен с входом блока

1 конца суммирования, выход которого соединен с выходом регистра суммы, вторым. выходом .сумматора, являющимся третьим выходом .устройстра, входом блока. конца информации, выход которого соединен с четвертым выходом сумматора, и с входом блока нор- 20 мализации, выход которбго соединен с вторым входом. регистра суммы, управляющие входы регистра суммы сое;, динены с третьим, пятым и шестым выходами дешифратора микроонераций про- 25 граммного блока управления соатветственно, управляющие входы регистра переносов соединены с шестым .и девятым выходами дешифратора микроопераций программного блока управления 3Q соответствейно, управляющий вход элемента И сумматора соединен с восьмым выходом дешифратора микроопераций программного блока управления, управляющий вход полусумматора соеди-3> нен с седьмым выходом дешифратора микроопераций программного блока управления, а гретий и четвертый выходы сумматора соединены с пятым и шестым входами, дешифратора микроопераций

В программного блока управления соответственно, причем в программном блоке управления седьмой и восьмой входы дешифратора микроопераций соединены с первым и вторым выходами 45 неполного дешифратора соответственно, вход которого соединен с выходом счетчика, вход которого соединен с девятым выходом дешифратора микроопераций., S0

На фиг.1 показана структурная схема устройства для умножения, на фиг.2 — схема программного. блока управления, на фиг.3 — графа сос стояний и переходов блока управления, на фиг. 4 — схема блока преобразователя "золотого" 1-кода множнмого в. обратный код, на фиг;5 — схема сумматора.

Устройство для умножения (фиг.1) содержит входы 1-5 устройства, регистр 6 множимого, регистр 7 обратного кода множимого, регистр 8 MHQжителя, первый 9, второй 10 и третий. 11 блоки контроля, блок 12 пре- образования "золотого".1-кода множимого в обратный код, табличный умножитель 13, первую 14, вторую 151 третью 16 и четвертую 17 группы зле ментов И, элемент ИЛИ 18, элемент И

19, сумматор 20, программный блок

21 управления, выходы 22-24 устройства, выход 25 блока 10 контроля, выходы 26-29 табличного умножителя

13, выходы 30-38 программного блока;

21 управления, выходы 39 и 40 сумматора 20.

Программный блок 21 управления (фиг..2) содержит дешифратор 41 микроопераций, счетчик 42 и неполный дешифратор 43.

На графе состояния и переходов программного блока управления (фиг.3) изображены состояния С и функции ; переходов из состояния

С„ в состояние С . . Блок 12 преобразования "золотого

1-кода множимого в обратный код (фиг.4):содержит блок 44 анализа старшего разряда и (+1) одноразряд ных нормализаторов 45. Блок 44 анализа старшего разряда содержит элемент И 46, элемент НЕ 47, триггер 48, элемент ИЛИ 49, входы 50-52 и выходы 53 и 54.

Одноразрядный нормализатор 45 содержит. элементы И 55-57, элемент

ИЛИ 58, входы 59-65 и выходы 66 и 67.

° Сумматор 20 (фиг.5). содержит ре- гистр 68 суммы, блок 69 нормализации, блок 70 конца нормализации, регистр 71 коррекции, элемент И 72 элемент ИЛИ 73, регистр 74 переносов, блок 75 конца суммирования, полусум матор 76,блок 77 контроля сумматора,выход 78 знакового разряда регистра суммы.

Регистр Ь множимого предназначей для хранения "золотого™ 1-кода множимого. Регистр 7 обратного кода множимого предназначен для хранения обратного "золотого" 1-кода множимого. Регистр 8 множителя предназначен для хранения и сдвига на 3 разряда "золотого" 1-кода множителя.

1130859

Блоки 9-11 контроля предназначены для контроля регистров 6-8 на

I . нормальность хранимой информации, т.е. отсутствие единиц в двух сосед-. них разрядах "золотого" 1-кода. . 5

Блок 12 преобразования "золотого":.

1-кода множимого в обратный код предназначен для образования обратного

"золотого" 1-кода множимого.

Табличный умножитель предназначен для управления группыми элементов И 14-17 в соответствии со значениями анализируемых разрядов множителя.

ГрУппы элементов И 14-17 и эле- 15 ментов ИЛИ 18 предназначены для . управления пропуском соответствующих частичных произведений на сумматор

20.

Элемент И 19 предназначен для 20 управления шиной выходов блоков 9-11 контроля.

Сумматор 20 предназначен для сло жения очередных частичных произве.дений с текущей суммой частичных произведений по правилам "золотой"

1-системы счисления, в которой любое натуральное число представляется в виде многочлена

И-1 30 = + < + + è-< <1 -" +. 1 о "4 (+,(1) .

+ C((А, + ... - Ctt„.ó(. где, Я 10, 1), А (— основание системы счисления . 35 являющееся положительным корнем уравнения х 2-х-1=0:

Представление (1) называется нор. мальной формой представления при наличии не менее одного нуля после каждой единицы. 45

Предлагаемое устройство работает следующим образом.

Рассмотрим случай умножения прямых kl- -разрядных "золотых" 1-кодов, причем будем считать, что знак про N изведения формируется отдельно.

Перед началом умножения дешифратор 41 микроопераций находится в состоянии СО, -f . ="Пуск". Для выполнения умножения на входы устройства 55 подается следующая информация: на вход 1 — прямой "золотой" 1-код множимого, на вход 2 - инверсное значение сдвинутого на один разряд вправо "золотого" 1-кода множимого, на вход 3 — прямой "золотой" 1-код множителя, на вход 4 — сигнал "Пуск", на вход 5 — серия синхроимпульсов ГО, по которой тактируются переходы из одного состояния в другое.

По сигналу "Пуск" дешифратор 41 микроопераций переходит в состояние

С1 (f (="Ïóñê"), в котором на выходе

30 вырабатывается управляющий сигнал УС1=С1. По переднему фронту это.

ro сигнала осуществляется запись информации в регистры 6-8.

Регистр обратного кода множимого имеет (И +2) разряда, причем два младших разряда не являются информационными и используются только для образования обратного "золотого"

1-кода множимого. При записи в регистр 7 они устанавливаются в "1".

Одразование обратного "золотого"

1-кода множимого осуществляется блоком 12 преобразования.

На входы блока 44 анализа старше- . го разряда поступают следующие сигналы: вход 50=P7(n -2), вход 51=P7(n -3), вход 52="0", вход 30=УС1, На входы 4. -ro одноразрядного нормализатора 45 поступают сигналы: вход 59.г Р7 t l), вход 60 = P$1-1), вход 61 = P7fi-2 вход 62 = P7jg+2j, . вход 63 = P7fi,+Ц, вход 64 = P7(i) вход 65 = Р7 1.+1) .

На вйходах 53 и 54 блока анализа старшего разряда образуются соответственно сигналы установки старшего (p -1)-ro разряда регистра 7 в "1" и в "О". На выходах 66 и 67 ) -го одноразрядного нормализатора образуются соответственно сигналы установки g -го разряда регистра: 7 в

II1I Ii и в

По сигналу УС1 в триггер 48 блока 12 преобразования записывается значение старшего разряда, сдвинутого на один разряд в сторону младших разрядов прямого "золотого" 1-кода множимого, которое всегда равно "0".

По управляющему сигналу УС2=СИГО, поступающему на вход 3 1, осуществляется запись частично нормализованного обратного 1-кода множимого в регистр 7. После того, как код e ре-, гистре 7 окажется полностью, нормализованным, с выхода 25 блока 10 контроля на вход программного блока

1130859

Продолжение таблицы

Э 4

5

Возбужда- 45 ющий выход блока, 13

Экви- Перенос ва- в слеПере- Аналинос - зируеиэ пре- мая дыду- триащей да триады множителя лент- дующую ная триаду триада множителя

000 000

001 001

0 26

0 27

010 010 управления поступает сигнал окончания нормализации (K«», и дешифратор микроопераций, переходит в состояние

С2 ((=Кнор f =K»î )

При этом в программном блоке управления на выходе 33 формируется сигнал УСЗ=СО. С1, который открывает элемент И 19, через который сигналы об ошибках из блоков 9-11 контроля поступают на выход ?4 устройства.

Блоки 9-11 контроля контролируют регистры 6-8 на нормальность хранимых

1-кодов и реализуют функцию ошибки м-1 ов=V + б(15 =1 где с1„. — значение . g -го разряда регистра.

А на выходе 34 программного блока управления в этот же момент времени вырабатывается управляющий сигнал УС4=С2, по переднему фронту ко.торого осуществляется прибавление единицы к счетчику тактов и запись очередного текущего произведения, поступающего на вход сумматора, в регистр ?4 переносов.

Управление пропуском соответствующих частичных произведений через группы элементов И 14-17 осуществляется с помощью табличного умножите30 ля 13, который в соответствии с анализируемой триадой разрядов множителя и запомненных переносом из предыдущей триады формирует разрешающий сигнал на одном из выходов

26-29.

Табличный умножитель 13 имеет . стандартную структуру, состоящую из неполного дешифратора и триггера переноса, и работает в соответствии 4О с таблицей.

100 100 0 28

101 0001 1 29

000 001 0 26

010: 100 0 28

100 0001 1 29

На вход группы элементов И 14 поступает прямой "золотой 1-код множимого, на вход группы 15 — сдвинутый на один разряд в сторону старших .:разрядов прямой 1-код множимого, на вход группы 16 — сдвинутый на два разряда в сторону старших разрядов

1 прямой 1-код множимого, на вход группы 17 — сдвинутый на один разряд в сторону младших разрядов обратный

1-код множимого.

После записи очередного частичного произведения в регистр 74 переносов, последнее суммируется с текущей суммой частичных произведений, хранящейся в регистре 68 суммы, по известному алгоритму (3)

Если частичное произведение (очередное) является обратным 1-кодом сдвинутого на один разряд множимого, т ° е. возбужден выход 29 табличного умножителя 13, то на выходе 36 программного блока управления вырабатьг вается управляющий сигнал УС5=С2 вых.29. По этому сигналу при сложении 1-кодов в полусумматоре в младший разряд полусумматора прибавляется единица, что эквивалентно сложению 1-кода из регистра суммы 68

-с дополнительным 1-кодом сдвинутого на 1 разряд множимого. Для эт6го полусумматор 76 в младшем разряде содержит одноразряжиый сумматор.

При сложении единиц в р -х раз-, рядах "золотых" 1-кодов слагаемых возникает единица переноса в (+1)-й и (Е-2)-й разряды суммы; По свойству нормальной формы 1-кодов единицу переноса можно сразу же поместить в (e+1)-й разряд промежуточной суммы, которая записывается в регистр

68 суммы. Все образовавшиеся переносы из t -го в (f. — 2)-й разряд записываются в регистр 74 переносов.

1130859

12

Сигнал записи УС6=СЗ в регистры 68 и 74 вырабатывается на выходе 37 программного блока управления при переходе дешифратора 41 микроопераций в состояние СЗ(1

10 гдето — перенос иэ i -ro разряда, $ сумма в 1. -м разряде.

Сигнал об ошибке поступает на 40 выход 23 устройства.

Процесс сложения промежуточных сумм с промежуточными переносами в полусумматоре продолжается до тех пор, пока все промежуточные перено- 4> сы. не станут равны нулю. На выходе

40 блока 75 конца суммирования вырабатывается сигнал конца суммироИ -1. вания (К =4 Р74()), по которому

i-o завершается процесс сложения очередного, частичного произведения с текущей суммой частичных произведе- . ний.

Если содержимое счетчика тактов оказывается равным к+1, где к — на- 55 именьшее целое ) 3, И вЂ” разрядность и

-множителя, то дешйфратор 41 мимроопераций переходит в -состояние СО, Промежуточная сумма, находящаяся в регис.тре 68 суммы, приводится к нормальной форме с црмощью блока 69 нормализации, схема каждого разряда которого аналогична схеме одноразрядного нормализатора 45 блока

12 преобразования. Сигналы записи УС7=С4 Г0 частично нормализованной промежуточной суммы с выхода блока 69 нормализации в регистр 68 суммы вырабатывают» ся на выходе 38 программного блока управления при переходе дешифратора

41 микроопераций в состояние С4.

Сигнал об окончании нормализации

1-кода в регистре суммы вырабатывается на выходе 39 блока 70 конца . нормализации, схема которого аналогична схеме блоков 9-11 контроля.

По этому сигналу дешифратор 41 микроопераций переходит.в состояние СЗ для образования очередной промежуточнби суммы и т д, (4 Кнор Кси ь

30 44 ОР

Процесс сложения 1-кодов в полусумматоре контролируется блоком, 77 контроля сумматора, в каждом раз.ряде которого реализуется функция ошибки 35 и процесс умножения завершается, в регистре 68 суммы находится "золотой"

1-код произведения (=К К (С =

4-0 нарн «

=к+1) ) .

FñëH С g к+1, то дешифратор 41 микроопераций переходит в состояние

С5 (f4 =К„,„К„„(С р к+1)) . На выходе 32 программного блока управления вырабатывается сигнал УС8=С5, по которому осуществляется сдвиг регистра 8 множителя и регистра 68 суммы на три разряда в сторону младших разрядов и запись нового зна. чения переноса в триггер переноса табличного умножителя 13. Затем дешифратор 41 микроопераций переходит в состояние С2, и начинается процесс умножения на новую триаду множителя (751

При арифметическом сдвиге на три разряда вправо дополнительного "золотого" 1-кода необходимо освободившиеся после сдвига разряды заполнять нулями и корректировать полученный после сдвига код сложением с кодом вида 0.1001. Для выполнения такой коррекции управляющий сигнал УС8=

=C2 /С,ф 1) с выхода 35 программного блока управления поступает на вход элемента И, 72, куда также поступает значение знакового разряда регистра 78 суммы. При выполнении условий коррекций код 0.1001 с регистра 71 коррекции через элемент

И 72 и элемент ИЛИ 73 записывается в регистр 74 переносов вместе с промежуточными переносами по сигналу УС6 при переходе дешифратора 4 1 микроопераций в состояние СЗ.

Пример . Умножить множимоеА=0.100 000 на множитель В=0,101 001 (А с(„ )обр=1.101111 11 => 1.010011 11 . =) 1.010100 11=Я .01010,1

1 такт:множитель = 001 перенос = 0

Р68 = 0.000 000

Р74 = 0.100 000

Р68 = 0.100 000

Р74 = 0.000 000

Сдвиг Р68 на 3 разряда вправо

Р68 = 0.000 100

2 такт: множитель = 000 1 перенос = 0

Р68 = 0.000100

Р74 = 1.010 101 + 0.000 001

l l 30859

Р68 = О, 001 000

F74 = О. 001 001

Р68 = l.011 010

= 1.100 010

Р74 = 0.000 001

F68 = 0.010 001

Р74 = 0.000 010 О

22 23

Фиг2

Р68 = 1.100 011 — — ) P68 = 1.100 100,F74=0.000 000

Сдвиг Р68 на 3 разряда вправо

Р68 = 1.000 100

3 такт: множитель = 000 перенос = 1

Р68 = 1.000 100

Р74 = О. 1ОО 000 .

P68 = 1.100 100

+ 20

P74 = 0.100 100 — коррекция

Р68 = 0.010 011 — О. 010 100

Р74 = 0.000 000

Р68 = 0.010 100 — результат.

При умножении 48-разрядных "золо и тых 1-кодов минимальное быстродействие "золотого" устройства увеличивается в 1,37 раза по сравнению с известным устройством, Таким образом, введение новых блоков и функциональных связей позволяет увеличить быстродействие работы устройства при умножении чисел в "золотой" 1-системе счисления.

ll30859

1130859 е

l °

°

)130859

Составитель Е.Захарченко

Редактор P.Öèöèêà Техред И.Асталош

Корректор М.Розман

Подписное (Филиал ППП ".Патент", г. Ужгород, ул. Проектная, 4

Заказ 9611/35 Тираж 698

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5