Устройство для деления в системе остаточных классов

Устройство для деления в системе остаточных классов

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ В СИСТЕМЕ ОСТАТОЧНЫХ КЛАССОВ, содержащее регистр делимого, регистр делителя , сумматор-вычитатель по основаниям P,-(i 1, . .., г, где п - количество оснований), сумматор частного, причем вход регистра делимого и выход сумматора частного являются соответственно входом делимого и выходом частного устройства, отличающееся тем, что, с целью повышения быстродействия, .оно срдержит первый, второй и тр.етий мультиплексоры , буферный регистр, блок хранения констант нулевизации, блок хранения констант частного, стековую память, блок управления, содержащий реверсивный счетчик адреса, генератор тактовых импульсов, генератор одиночного импульса, первый, второй элементы НЕ, первый, второй, третий четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый элементы И, первый, второй, третий, четвертый, пятый, шестой, седьмой элементы ИЛИ, первь1й, второй, третий командные триггеры, триггеры переполнения и знака, элемент задержки, первый, второй формирователи импульсов, причем выходы группы реверсивного счетчика адреса подключены к соответствующим входам первого элемента И, выход генератора тактовых импульсов подключен к первым входам второго и третьего элементов И, выходы которых подключены соответственно к входам вычитания и сложения реверсивного счетчика адреса и к первому и второму входам первого элемента ИЛИ, вход генератора тактовых импульсов подключен к выходу второго элемента ИЛИ, первый вход которого соединен с (Л вторым входом второго элемента И, второй вход второго элемента ИЛИ соединен с единичным выходом первого командного триггера, с первым входом третьего элемента ИЛИ и с вторым входом третьего элемента И, третий вход которого соединен с нулевым 4iii S выходом триггера переполнения, выход перв.ого элемента И соединен с первым входом четвертого элемента И, выход которого соединен с первым входом четвертого элемента ИЛИ, выход которого соединен с нулевым входом второго командного триггера, единичный вход которого соединен с первым входом пятого элемента ИЛИ и выходом первого формирователя импульсов , вход которого соединен с единичным выходом триггера переполнения , нулевой вход которого соединен с выходом шестого элемента ИЛИ, первый вход которого соединен через второй формирователь импульсов с еди

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСИИХ

РЕСПУБЛИН

4(51) G 06 F 7/49

ГОСУДАРСТВЕННЫИ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТЬЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВ (21) 3629270/24-24 (22) 29. 07.83 (46) 23.02.85. Бюл. № 7 (72) А.В. Бондаренко, О.В. Евстигнеева и В.А. Куракин (71) Московский ордена Трудового .

Красного Знамени физико-технический институт (53) 681.33(088.8) (56) 1. Авторское свидетельство СССР

¹ 656080, кл. G 06 F 7/52, 19?8.

2. Авторское свидетельство СССР № 579614, кл. С 06 F 7/49, 1977 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ В

СИСТЕМЕ ОСТАТОЧНЫХ КЛАССОВ, содержа-. щее регистр делимого, регистр делителя, сумматор-вычитатель по основаниям Р;(=1,..., n, где и — количество оснований), сумматор частного, причем вход регистра делимого и выход сумматора частного являются соответственно входом делимого и выходом частного устройства, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит первый, второй и третий мультиплексоры, буферный регистр, блок хранения констант нулевизации, блок хранения констант частного, стековую память, блок управления, содержащий реверсивный счетчик адреса, генератор тактовых импульсов, генератор одиночного импульса, первый, второй элементы НЕ, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый элементы И, первый, второй, третий, четвертый, пятый, шестой, седьмой элементы ИЛИ, „„SU„„1141 00 А первый, второй, третий командные триггеры, триггеры переполнения и знака, элемент задержки, первый, второй формирователи импульсов, причем выходы группы реверсивного счетчика адреса подключены к соответствующим входам первого элемента И, вы- . ход генератора тактовых импульсов подключен к первым входам второго и третьего элементов И, выходы которых подключены соответственно к входам вычитания и сложения реверсивного счетчика адреса и к первому и второму входам первого элемента ИЛИ, вход генератора тактовых импульсов подключен к выходу второго элемента

ИЛИ, первый вход которого соединен с вторым входом второго элемента И, второй вход второго элемента ИЛИ соединен с единичным выходом первого командного триггера, с первым входом третьего элемента ИЛИ и с вторым входом третьего элемента И, третий вход которого соединен с нулевым выходом триггера переполнения, выход первого элемента И соединен с первым входом четвертого элемента И, выход которого соединен с первым входом четвертого элемента ИЛИ, выход которого соединен с нулевым входом второго командного триггера, единичныи вход которого соединен с первым входом пятого элемента ИЛИ и выходом первого формирователя импульсов, вход которого соединен с единичным выходом триггера переполнения, нулевой вход которого соединен с выходом шестого элемента ИЛИ, первый вход которого соединен через второй формирователь импульсов с еди.

1 141400 яичным выходом второго командного триггера и первым входом второго элемента ИЛИ, вход первого элемента HF. через генератор одиночного импульса соединен с единичным входом первого командного триггера и выходом элемента задержки, вход которого соединен с единичным входом третьего командного триггера и вторыми входами четвертого и пятого элементов ИЛИ, выход пятого элемента ИЛИ соединен с нулевым входом первого командного триггера, единичный и нулевой выходы которого соединены соответственно с первыми входами пятого и шестого элементов И, вторые входы кото= рых соединены соответственно с выходом второго элемента НЕ и единичным выходом третьего командного триггера, вход второго элемента НЕ соединен с выходом первого элемента

И, нулевой выход третьего командного триггера соединен с вторым входом третьего элемента ИЛИ, первый и второй входы седьмого элемента И соединены соответственно с единичным выходом второго командного триггера и нулевым выходам триггера знака, нулевой вход которого соединен с выходом седьмого элемента ИЛИ, первый вход которого соединен с вторым входом шестого элемента ИЛИ, входом сброса реверсивного счетчика адреса и входом элемента задержки, единичный вход триггера переполнения соединен с выходом восьмого элемента И, первый и второй входы которого соединены соответственно с единичным выходом первого командного триггера и первым входом девятого элемента И, второй вход которого соединен с входом второго формирователя импульсов и первым входом десятого элемента И, выход которого соединен с вторым входом седьмого элемента ИЛИ, третий вход которого соединен с выходом первого элемента ИЛИ, выход девятого элемента И соединен с единичньм входом триггера знака, а также блок мест" ного управления, содержащий первый,,второй триггеры, счетчик тактов нулевизации, дешифратор, генератор импульсов, первый, второй, третий, четвертый, пятый, шестой, седьмой элементы задержки, формирователь им,пульсов, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый элементы И, первый, второй, третий, четвертый элементы ИЛИ, элемент НЕ, причем первые входы элементов И с первого по пятый соединены с единичным выходом первого триггера, второй вход первого элемента И соединен .с первым входом первого элемента ИЛИ. второй вход которого соединен с нулевым выходом первого триггера, ну-. левой вход которого через формирователь импульсов соединен с первым выходом дешифратора, вход которого соединен с выходом счетчика тактов нулевизации, последний выход дешифратора соединен с первым входом шестого элемента И, второй вход которого через первый элемент задержки соединен с первыми входами седьмого и восьмого элементов И, вторые входы которых соединены соответственно с первыми входами первого и шестого элементов И, первый вход восьмого элемента И соединен через второй элемент задержки с выходом третьего элемента задержки, вход которого соединен с выходом четвертого элемента задержки, единичный выход второго триггера соединен с первым входом девятого элемента И и с входом генератора импульсов нулевизации, выход которого через пятый элемент задержки соединен с вторым входом девятого элемента И, выход которого соединен с входом счетчика тактов нулевизации, вход сброса которого через шестой элемент задержки соединен с выходом второго элемента ИЛИ и с нулевым входом второго триггера, единичный вход которого соединен с единичным входом первого триггера и с первым входом третьего элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом девятого элемента И и входом четвертого элемента задержки, выход шестого элемента И соединен с первыми входами десятого и одиннадцатого . элементов И и первым входом второго элемента ИЛИ, выход десятого элемента И соединен с входом седьмого эле мента задержки и с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом одиннадцатого элемента И, выход восьмого элемента И соединен с первыми входами двенадцатого и тринадцатого элементов И, вторые входы которых соединены соответственно с выходом и l 141400 входом элемента НЕ, вход делителя

;устройства соединен с первым информационным входом первого мультиплексора, второй информационный вход которого соединен с информационным входом стековой памяти и выходом буферного регистра, информационный вход которого соединен с адресным входом блока хранения констант нулевизации и выходом сумматора-вычитателя по основаниям Р;, первый и второй информационные входы которого соединены соответственно с выходами второго и третьего мультиплексоров, первый второй и третий информационные входы второго мультиплексора соединены соответственно с выходами регистра делимого, регистра делителя и блока хранения констант нулевизации, первый, второй, и третий информационные, входы третьего мультиплексора соединены соответственно с выходами регистра делителя стековой памяти и сумматора-вычитателя по основаниям P. выход первого мультиплексора соединен с информационным входом регистра делителя, выход блока хранения констант частного соединен с информационным входом сумматора частного, вход "Пуск" устройства соединен с единичным входом третьего командного триггера блока управления и вторым входом второго элемента Ы1И блока местного управления, адресные входы блока хранения констант частного и стековой памяти соединены с выходами группы реверсивного счетчика адреса, вход сброса сумматора частного соединен с входом записи регистра делимого, выходом. первого элемента задержки блока управления и третьим входом четвертого элемента ИЛИ блока местного управления, первый и второй управляю щие входы первого мультиплексора соединены соответственно с выходами генератора одиночного импульса и первого элемента НЕ блока управления, первый, второй и, третий управляющие входы второго мультиплексора соединены соответственно с выходами четвертого и третьего элементов И. и нулевым выходом первого триггера блока местного управления, первый, второй и третий управляющие входы третьего мультиплексора соединены соответственно с выходами второго и первого элементов И и нулевым выходом первого триггера блока местного управления, входы записи регистра делителя и буферного -регистра соединены соответственно с выходами четвертого элемента ИЛИ и седьмого элемента И блока местного управления, входы приема, записи, вычитания и сложения сумматора-,вычитателя по основаниям P соединены соответст венно с выходами четвертого и третьего элементов задержки, выходами первого элемента ИЛИ и пятого элемента И блока местного управления, вход элемента НЕ которого соединен с младшим разрядом выхода сумматоравычитателя по основаниям Р;, входы разрешения блока хранения констант нулевизации и блока хранения констант частного соединены соответственно с выходом дешифратора блока местного управления и нулевым выходом триггера знака блока управления, вход режима стековой памяти соепинен с выходом одиннадцатого элемента И бло" ка местного управления, входы записи и сложения сумматора частного соединены соответственно с выходами .десятого элемента И и седьмого элемента задержки блока местного управления, единичные выходы первого и второго командных триггеров, выходы первого элемента ИЛИ, шестого элемента И, третьего элемента ИЛИ, седьмого элемента И, нулевой выход триггера переполнения, выход пятого элемента И блока управления соединены соответственно с вторыми входами пятого и первого элементов И, первйм входом третьего элемента ИЛИ, вторыми входами четвертого, третьего, десятого, одиннадцатого и второго элементов И блока местного управления, выходы шестого, десятого, двенадцатого и тринадцатого элементов И блока местного управления соединены соответственно с вторык входом четвертого элемента И, нулевым входом третьего командного триггера, вторыми входами десятого и восьмого . элементов И блока. управления.

1141400

Изобретение относится к вычислительной технике и может, быть использовано для выполнения операций деле- ния в ЭВМ, использующих систему остаточных классов (СОК), в частности в системах автоматизированного управления и цифровой обработки сигналов.

Известно устройство для деления чисел, содержащее регистр делимого, регистр делителя, регистр частного, сумматор, блок управления, блок деления на два, блок формирования дополнения, блок формирования цифр частного и элемент сравнения $1(, 15

Недостаток данного устройства— невысокое быстродействие.

Наиболее близким по технической сущности к изобретению является устройство для деления, содержащее ре- 20 гистр делимого, регистр делителя, блок выбора элементарного делителя, блок вычисления итерации, блок конца итерации, блок конца деления, сумматор, блок умножения, блок вычита- 25

)ния, блок анализа произведения, блок режима работы сумматора., причем выход регистра делимого подключен к первому входу блока вычисления итерации, второй вход которого под- 30 ключен к шине позиционного признака. делимого, выход регистра делителя— к входу блока выбора элементарного делителя, к третьему входу блока вычисления итерации и к первому вхо- З5 .ду блока умножения, выход блока эле- ментарного делителя — к четвертому входу блока вычисления итерации, пятым входом подключенного к шине позиционного признака делителя и к 4g второму входу блока умножения, третий вход которого подключен к первому входу сумматора, первому входу блока вычитания, первому входу блока конца деления, к выходу блока вы- 45 числения итерации и к входу блока конца итерации, выходом подключенного к второму входу блока конца деления и шестому входу блока вычисле-, ния итераций, выход блока конца деления подключен к четвертому входу .блока умножения, к первому входу блока анализа произведения, к второму входу блока вычитания и к втоРому входу сумматора, выход блока умножения — к второму входу блока анализа произведения, выход которого подключен через блок режима ра2 боты сумматора к третьему входу блока вычитания, выходом подключенного к седьмому входу блока вычисления итерации, выход сумматора соединен с выходом устройства (21.

Недостатком известного устройства является невысокое быстродействие, обусловленное использованием итерационного алгоритма деления.

Целью изобретения является повышейие быстродействия.

Поставленная цель достигается .тем, что устройство для деления в системе остаточных классов, содержащее регистр делимого, регистр делителя, сумматор-вычитатель по осно-. ваниям P„(i=1, .,r, и — количество оснований), сумматор частного, причем вход регистра делимого и выход сумматора частного являются соответственно входом делимого и выходом частного устройства, содержит первый, второй и третий мультиплексоры, буферный регистр, блок хранения констант нулевизации, блок хранения констант частного, .стековую память, блок управления, содержащий реверсивный счетчик адреса, генератор тактовых импульсов, генератор одиночного импульса, первый и второй элементы НЕ, первый„ второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый и десятый элементы

И, первый, второй, третий, четвер-! тый, пятый, шестой и седьмой элементы ИЛИ, первый, второй и третий

I командные триггеры, триггеры переполнения и знака, элемент задержки, первый и второй формирователи импульсов, причем выходы группы реверсивного счетчика адреса подключены к соответствующим входам первого элемента И, выход генератора тактовых импульсов — к первым входам второго и третьего элементов И, выходы которых подключены соответственно, к входам вычитания и сложения реверсивного счетчика адреса и к первому и второму входам первого элемента ИЛИ, вход генератора тактовых импульсов — к выходу второго элемен-. та ИЛИ, первым входом соединенного с вторым входом второго элемента И, второй вход второго элемента ИЛИ соединен с единичным выходом первого командного триггера, с первым входом третьего элемента ИЛИ и с вторым входом третьего элемента И, 3 11414 третий вход которого соединен с нулевым выходом триггера переполнения, выход первого. элемента И вЂ” с первым входом четвертого элемента И, выходом соединенного с первым входом четвертого элемента ИЛИ, выход которого .соединен с нулевым входом второго командного триггера, единичным входом соединенного с первым входом пятого элемента ИЛИ и выходом первого формирователя импульсов,, вход которого соединен с единичным выходом триггера переполнения, нулевым входом соединенного с выходом шестого элемента ИЛИ, первый вход которого соединен через второй формирователь импульсов с единичным выходом второго командного триггера и первым входом второго элемента ИЛИ. вход первого элемента НЕ через re- gp нератор одичочного импульса с единичным входом первого командного триггера и выходом элемента задержки, входом соединенного с единичным входом третьего командного триггера и вторыми входами четвертого и пятого элементов ИЛИ, выход пятого элемента ИЛИ соединен с нулевым входом первого командного триггера, единичный и нулевой выходы которого соединены соответственно с первыми входами пятого и шестого элементов

И, вторыми входами соединенных соответственно с выходом второго элемента НЕ и единичным выходом третьего

35 командного триггера, вход второго элемента НЕ соединен с выходом элемента И, нулевой выход третьего командного триггера — с вторым входом третьего элемента ИЛИ, первый и вто- 4

40 рой входы седьмого элемента И вЂ” соответственно с единичным выходом второго командного триггера и нулевым выходом триггера знака, нулевой вход которого соединен с выходом седьмого элемента ИЛИ, первым входом соединенного с вторым входом шестого элемента ИЛИ, входом сброса реверсивного счетчика адреса и входом элемента задержки, единичный вход триггера переполнения соединен с выходом восьмого элемента И, первый и второй входы которого соединены соответственно с единичным выходом первого командного триггера и первым входом девятого элемента

И, вторым входом соединенного с входом второго формирователя импульсов

00 4 и первым входом десятого элемента И, выход которого соединен с вторым входом седьмого элемента ИЛИ, третьим входом соединенного с выходом первого элемента ИЛИ, выход девятого элемента И соединен с единичным входом триггера знака, а также блок местного управления, содержащий первый и второй триггеры, счетчик тактов нулевизации, дешифратор, генератор импульсов, первый второй, третий, четверть»й, пятый, шестой и седьмой элементы задержки, формирователь импульсов, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый и тринадцатый элементы И,первый, второ»», третий и четвертый элементы ИЛИ, элемент НЕ, причем первые входы эле-. ментов И с первого по пятый соединены с единичным выходом первого триггера, второй вход первого элемента И вЂ” с первым входом первого элемента ИЛИ, второй вход которого соединен с нулевым выходом первого триггера, нулевым входом соединенно-, го через формирователь импульсов с первым выходом дешифратора, вход которого соединен с выходом счетчика тактов нулевизации, последний выход дешифратора — с первым входом шестого элемента И, вторым входом соединенного через первый элемент . задержки с первыми входами седьмого и восьмого элементов И, вторые входы которых соединены соответственно с первыми входами первого и шестого элементов И, первый вход восьмого элемента И вЂ” через второй элемент задержки с йь»ходом третьего элемента задержки, входом соединенного с выходом четвертого элемента задержки, единичный выход второго триггера соединен с первым входом девятого элемента И и с входом генератора импульсов нулевизации, выход которого через пятый элемент задержки соединен с вторым входом девятого элемента И, выходом соединенного с входом счетчика тактов нулевизации, вход сброса которого через шестой элемент задержки соединен с выходом второго элемента ИЛИ и с нулевым входом второго триггера, единичным входом соединенного с единичным входом первого триггера и с первым входом третьего элемента ИЛИ, вто1141400

55 рой вход и выход которого соединены соответственно с выходом девятого элемента И и входом четвертого элемента задержки, выход. шестого элемен. та И вЂ” с первыми входами десятого и одиннадцатого элементов И и первым входом второго элемента ИЛИ, выход десятого элемента И вЂ” с входом седьмого элемента задержки и с первым входом четвертого элемента

ИЛИ, вторым входом соединенного с выходом одиннадцатого элемента И, выход восьмого элемента И соединен с первыми входами двенадцатого и тринадцатого элементов И, вторые входы которых соединены соответственно с выходом и входом элемента

НЕ, вход делителя устройства — с первым информационным входом первого мультиплексора, вторым информационным входом соединенного с информационным входом стековой памяти и выходом буферного регистра, информационный вход которого соединен с адресным входом блока хранения констант нулевизации и выходом сумматора-вычитателя по основаниям Р,, первый и второй информационные входы которого соединены соответственно с выходами второго и третьего мультиплексоров, первый, второй и третий информационные входы второго мультиплексора — соответственно с выходами регистра делимого, регистра делителя и блока хранения констант нулевизации, первый, второй и третий информационные входы третьего мультиплексора — соответственно с выходами регистра делителя стековой памяти и сумматора-вычитателя по основаниям Р,, выход первого мультиплексора — с информационным входом регистра делителя, выход блока хранения констант частного . — с информационным входом сумматора частного, вход "Пуск" устройства — с единичным входом третьего командного триггера блока управления и вторым входом второго элемента ИЛИ блока местного управления, адресные входы блока хранения констант частного и стековой памяти — с выходами группы реверсивного счетчика адреса, вход сброса сумматора частного — с входом записи регистра делимого, выходом первого элемента задержки блока управления и третьим входом четвертого элемента ИЛИ блока "местного управления, первый и второй управляющие входы первого мультиплексора— соответственно с выходами генератора одиночного импульса и первого элемента НЕ блока управления, первый, второй и третий управляющие входы второго мультиплексора — соответственно с выходами четвертого и третьего элементов И и нулевым выходом первого триггера блока местного управления, первый, второй и третий управляющие входы третьего мультиплексора — соответственно с выходами второго и первого элементов И и нулевым выходом первого триггера блока местного управления, входы записи регистра делителя и буферного регистра — соответственно с выходами четвертого элемента ИЛИ и седьмого элемента И блока местного управления, входы приема записи, вычитания и сложения сумматора-вычитателя по основаниям P- — соответственно с

1 выходами четвертого и третьего элементов задержки, выходами первого элемента ИЛИ и пятого элемента И блока местного управления, вход элемента НЕ которого соединен с младшим разрядом выхода сумматора-вычитателя по основаниям P., входы разрешения

1 блока хранения констант нулевизации и блока хранения констант частного соответственно с выходом дешифратора блока местного управления и нулевым выходом триггера знака блока управления, вход режима стековой памяти— с выходом одиннадцатого элемента И блока местного управления, входы за-. писи и сложения сумматора частного— соответственно с выходами десятого элемента И и седьмого элемента задержки блока местного управления, единичные выходы первого.и второго командных триггеров, выходы первого .элемента ИЛИ, шестого элемента И, . третьего элемента ИЛИ, седьмого элемента И, нулевой выход триггера переполнения и выход пятого элемента И блока управления соединены соответственно с вторыми входами пятого . и первого элементов И, первым входом третьего элемента ИЛИ, вторыми входами четвертого, третьего, десятого, одиннадцатого и второго элементов И блока местного управления, выходы шестого, десятого, двенадцатого и тринадцатого элементов И блока местного управления — соответственно с

1141400 вторым входом четвертого элемента И, нулевым входом третьего командного триггера, вторыми входами десятого н восьмого элементов И блока управления. 5

На фиг. 1 представлена структурная схема устройства для деления чисел в

СОК; на фиг. 2 и 3 — функциональные схемы блока управления и блока мест ного управления соответственно; на фиг. 4 .и 5 — временные диаграммы блока управления и блока местного

>управления соответственно.

Устройство для деления чисел в

СОК (фиг ° 1) содержит регистр 1 де- 15 лимого, первый мультиплексор 2, регистр 3 делителя, второй 4 и третий

5 мультиплексоры, сумматор-вычитатель 6 по основаниям P-, блок 7, Э хранения констант нулевизации, бу- 20 ферный регистр 8, стековую память 9, блок 10 хранения констант частного, сумматор 11 частного, блок 12 местного управления и блок 13 управления ° 25

Блок управления (фиг. 2) содержит реверсивный счетчик 14 адреса, первый 15 и второй 16 элементы И, первый элемент ИЛИ 17, третий элемент И .18, генератор 19 тактовых импульсов, генератор 20 одиночного импульса, первый элемент НЕ 21, второй элемент ИЛИ 22, второй элемент НЕ 23, четвертый 24, пятый 25 и шестой 26 элементы И, первый 27, второй 28 и третий 29 командные триггеры, третий

30, четвертый 31 и пятый 32 элементы ИЛИ, первый элемент задержки 33, первый формирователь 34 импульсов, седьмой элемент И 35, триггер 36 пе- << реполнения, триггер 37 знака, шестой элемент ИЛИ 38, восьмой элемент И 39, седьмой элемент ИЛИ 40, второй формирователь 41 импульсов, девятый 42 и десятый 43 элементы И.

Блок местного управления (фиг.3) содержит первый 44, второй 45, третий 46, четвертый 47 и пятый 48 элементы И, первый 49 и второй 50 триггеры, первый элемент HJIH 51, формиро-go ватель 52 импульсов, генератор 53 . импульсов нулевизации, шестой элемент И 54, первый 55, второй 56, третий 57 и четвертый 58 элементы задержки, седьмой 59 и восьмой 60 55 элементы И, пятый элемент 61 задержки, девятый элемент И 62, счетчик

63 тактов нулевизации, дешифратор 64 шестой элемент 65 задержки, второй

66 и третий 67 элементы ИЛИ, десятый 68 и одиннадцатый 69 элементы И, седьмой элемент 70 задержки, четвертый

:. элемент ИЛИ 71,элемент НЕ 72,двенадцатый 73 и тринадцатый 74 элементы И.

Блок 13 управления предназначен для формирования сигналов, управляюеих работой всего устройства для деления в СОК.

Устройство также содержит входные и выходные шины 75-123.

Обозначения на фиг. 4 для случая

А = 125, В = 5 и Р= 2310:

t — момент времени по,о ступления команды

"Пуск"; ,t — времена, соответст1 2 9 а вующие поступлению импульсов тактового генератора 19 на суммирующий вход реверсивного

- счетчика 14;

t, t«,..., t — времена,соответствующие поступлению йипульсов тактового генератора 19 на вычитающий вход реверсивного счетчика 14.

Блок 12 местного управления (фиг. 3) предназначен для определения переполнения рабочего диапазона

Р/2, определения знака операнда и формирования управляющих сигналов для блоков устройства. Определение переполнения рабочего диапазона и знака числа осуществляется методом нулевизации.

На фиг. 5 обозначено: — момент времени поступления команды

"Пуск";

ti.t2.t3 времена соответствующие поступле1 нию импульсов тактового генератора

19 из блока 13 на блок 12;

t«, t„2, t„3, t „+ — времена, соответствующие поступлениюимпульсов тактового генератора 53, запушенного импульсом генератора 19, поступившим в момент времени t на вход счетчика 63;

1141400

t c t — времена, соответ z

22 23 24 ствующие поступлению импульсов тактового генератора

53, запущенного импульсом генератора 19, поступившим в момент времени

t на вход счетг чика 63;

t„,t„,t„,t„ — времена, соответствующие задержанному на время., 2 ; ЗС, 4 ь импульсу тактового генератора 19, поступившему в момент t„ где ь„ время задержки; 4 — времена,, соответМ м 41 ствукнцие задержанному на время, 2 3 ь 4 i импульсу тактового генератора 53, поступившему на вход счетчика 63 в момент времени

В основу работы положен следующии алгоритм. Пусть заданы делимое

А (P/2 и делитель В (P/2, представленные в системе остаточных классов ло основаниям Р; (=1, n), где n — количество оснований СОК, Р = fl P;, в

1й1 виде (. ° 2 ° и) 1 (1) (Pq Р PJ2 У ° ° ° У 3P) °

Алгоритм деления выполняется в два этапа. На первом этапе осуществляется формирование массива чисел

Ф вида 2" В и массива чисел вида 2 констант частного, где к = 0„..., ((0 2P/2В)), а !. j обозначает округление до ближайшего меньшего положительного целого числа. На втором этапе осуществляется собственно деление и формирование частного из констант частного. Первый этап состоит из (к + 2) тактов, второй — из (к + 1) такта.

В i-м такте первого этапа производятся вычисления;

В =В ° +В.

1 1-1. 1-1

1, если В, P/2; если В;4Р/2, если f,. = О, то осуществляется пе-. реход к следующему (i+1)-му такту (i=1- (к+2)

S В результате выполнения первого этапа алгоритма сформированы массивы чисел и массив констант частного

 — (В,В,В,... В ), 1О К = (20 21 22, 2 ), r

Второй этап алгоритма деления выполняется следующим образом: в первом такте производятся вычис15

С = А — В, 1 1 У если С 0;

9 y =

О, если С (0, 20 во втором такте производятся вычисления

С = А — В! „, если у.,= О;

С2 1 %1, если С„ О;

Т2

О, если С2 <О, и т.д.

Процесс продолжается до тех пор, пока не будет выбран элемент В.

Частное от деления А и В равно

$ = У2 + У22 + ° ..+ 2

Блоки 12 и 13 работают следующим

35 образом.

Работа блоков 12 и 13 начинается с момента t подачи команды "Пуск" (фиг. 4). B блоке 13 управления команда "Пуск" обнуляет все триггеры

40 27 28, 29, 36 и 37 и реверсивный счетчик !4 адреса, и задержанная на время на элементе 33 задержки ко1 манда включает командный триггер 27, который через элемент ИЛИ 22 запус43 кает генератор 19 тактовых импульсов. и через выход выдается в блок 12, в регистр 1 в качестве импульса записи, в сумматор 11 частично в качестве импульса сброса. Состояние командных триггеров блока 13 от момента подачи команды "Пуск" до момента начала первого такта алгоритма деления показано на фиг. 4. В блоке 12 команда "Пуск" производит обнуление

5 счетчика 63 тактов нулевизации и триггера 50. В блоке 13 разрешающий сигнал с единичного выхода командного триггера 27 поступает на вход

1141400

12 элемента И 18, на остальные входы которого поступают разрешающий сигнал с нулевого выхода триггера 36 пе. реполнения и первый импульс от генератора 19 тактовых импульсов соответственно.

С выхода элемента И 18 первый тактовый импульс поступает на суммирующий вход реверсивного счетчика

14 адреса и одновременно через эле- 10 мент ИЛИ 17 на вход блока 12. В блоке 12 первый импульс тактового генератора 19 включает триггеры 49 и

50, последний запускает генератор 53 тактов нулевизации, и через элемент 15

ИЛИ 67 поступает на элементы 58,57 и

56 задержки, с которых в моменты времени t", t 2, t .снимаются имлульs сы записи в регистры сумматора-вычитателя 6 и буферный регистр.8. Им- 20 пульсы нулевизации от генератора 53 поступают через элемент 61 задержки на первый вход элемента И 62, на второй вход которого поступает разрешающий сигнал с единичного выхода 25 триггера 50. Первый импульс нулевизации с выхода элемента И 62 поступает на вход счетчика 63 и одновременно через элемент ИЛИ 67 на элементы 58, 57, 56 и 55 задержки, с З0 которых в моменты времени t t u

3

119 й, снимаются импульсы записи в регистры сумматора-вычитателя 6 и буф ферный регистр 8 и в момент t11 — им,пульс конца такта нулевизации. Одновременно сигнал с первого выхода дешифратора 64 через формирователь

52 импульса поступает на нулевой вход триггера 49 и устанавливает его в нулевое состояние ° 40

Сигнал с единичного выхода тригге-. ра 49 поступает на вторые входы элементов И 44 — 48. Выходы элементов

И 44 — 48 используются для управления работой мультиплексоров 4 и 5 и 45 установки режима сложения в сумматоре-вычитателе 6. С нулевого выхода триггера 49 выдается сигнал для управления работой мультиплексоров 4 и 5, На элемент ИЛИ 51 поступают 50 сигналы с нулевого выхода триггера 49 и из блока 13 управления. На выходе ИЛИ 51 сформирован управляющий сигнал для установки режима вычитания в сумматоре-вычислителе 6. Вто- 55 рой импульс нулевизации (t12) и третий импульс нулевизации (t g поступают аналогично на счетчик 63 тактов нулевизации и элементы 58, 57, 56 и 55 задержки. Прохождение четверто. го импульса нулевизации по блоку 12 местного управления отличается от прохождения второго и третьего импульсов. После поступления четвертого импульса нулевизации на счетчик

63 тактов нулевизации с выхода дешифратора 64 снимается разрешающий сигнал. Четвертый импульс нулевизации, пройдя через элементы 58,57 и

56 задержки, поступает на вторые входы элементов И 59 и 60. На первый вход элемента И 59 поступает сигнал с единичного выхода триггера 49, на выходе элемента И 59 в момент ь времени с формируется сигнал записи в буферный регистр 8.

С выхода элемента И 60 четвертый импульс нулевизации поступает на объединенные первые входы элементов

И 73 и 74,.на второй вход последнего поступает сигнал с выхода сумматора-вычитателя 6 по основанию Р

= 2, а на второй вход элемента И 73 этот сигнал поступает через элемент

НЕ 72. С выходов элементов И 73 и 74 вдаются сигналы "Переполнение (число меньше нуля)" и "Число больше нуля" в блок 13 управления. Четвертый импульс нулевизации, пройдя элемент 55 задержки, поступает на второй вход элемента И 54, с выхода которого он поступает на элементы

И 68 и 69 и элемент ИЛИ 66 и далее на сброс триггера 50 и через элемент

65 задержки (задержка на время срабатывания триггера 50) на сброс счетчика 63. Обнуленный триггер 50 запрещает дальнейшую генерацию импульсов генератору 53 и блокирует элемент И 62 для прохождения импуль.. сов на вход счетчика 63. На первый ,вход элемента И 68 поступает управ. ляющий сигнал с блока 13 управления.

При наличии разрешающего сигнала четвертый, тактовый импульс нулевизации (задержанный на 4 ) проходит через элемент И 69, с выхода которого он в качестве импульса записи поступает в сумматор 11 частного, в качестве импульса сброса третьего командного триггера выдается в блок

13 управления, одновременно через элемент 70 задержки выдается в ка честве задержанного импульса записи в сумматор 11 частного и через

14

13 11414 элемент ИЛИ 71 поступает в качестве сигнала записи в регистр 3 делителя, На второй вход элемента И 69 поступает соответствующий управляющий сигнал с блока 13 управления, при наличии разрешающего сигнала четвертый импульс нулевизации проходит через элемент И 69 и поступает на третий вход элемента ИЛИ 71 и выдается в стековую память 9 в качестве 10 управляющего сигнала, определяющего режим чтения-записи ("1" — запись, "0" — чтение). На второй вход элемента ИЛИ 71 поступает управляющийсигнал с блока 13 управления,