Устройство для контроля сбоев псевдослучайного испытательного сигнала

Патент 1172056

Авторы

Иллюстрации

Показать все

Реферат

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ СБОЕВ ПСЕВДОСЛУЧАЙНОГО ИСПЫТАТЕЛЬНОГО СИГНАЛА, содержащее блок интегрирования , генератор псевдослучайного сигнала, генератор тактовой частоты, входной коммутатор, последовательно соединенные первые основной сумматор по модулю два и D-триггер, последовательно соединенные вторые основной сумматор по модулю два и D-триггер, последовательно соединенные первые блок задержки и дополнительный сумматор по модулю два, последовательно соединенные вторые блок задержки и дополнительный сумматор по модулю два, первые сигнальные входы первого и второго основных сумматоров по модулю два соедг нены с соответствующими выходами генератора псевдослучайного сигнала, первый выход генератора тактовой частоты подключен к первому управляющему входу входного коммутатора и синхронизирующим входам генератора псевдослучайного сигнала, первого и второго Ю триггеров, первого и второго блоков . задержки, второй выход генератора , тактовой частоты подключены к вто- .; рому управляющему входу входного коммутатора, первый выход которого подключен к второму сигнальному входу второго основного сумматора по модулю два и к сигнальному входу второго блока задержки, второй выход входного коммутатора подключен к второму сигнальному входу первого основного сумматора по модулю два и к сигнальному входу первого блока задержки, выходы первого и второго Ц-триггеров подключены соответстi венно к вторым входам первого и вто (Л рого дополнительных сумматоров по модулю два, выходы которых подключены к соответствующим входам генера- ; тора псевдослучайного сигнала, выход первого основного сумматора по модулю два подключен к входу блока интегрирования, выход которого под ключен к входу сброса первого и ГС второго Р-триггеров, отличаюо сд щееся тем, что, с целью повышения достоверности при одновременной о автоматизации контроля параметров потока сбоев, в него введены N счетчиков , где N -ЧИСЛО каналов обработки сигнала, последовательно соединенные генератор меток времени и счетчик меток времени, блок управления и последовательно соединенные вычислительный блок и блок индикации , сигнальные входы счетчиков соединены с выходами соответствующих первого и второго D -триггеров, сдвигающие входы каждого последующего счетчика соединены с сдвигающими

СОЮЗ СОВЕТСКИХ

С ОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТСЛЬСТВУ

I, 1,., Л,, г3

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3721210/24-09 (22) 05. 12.83 (46) 07.08.85. Бюл. № 29 (72) 10.К.Смирнов, Е.Б.Стефанова и С.В.Дулов (71) Ленинградский электротехнический институт связи им.проф. M.À.Áoí÷Бруевича (53) 621.391.8(088.8) (56) Патент США ¹ 3920894, кл. Н 04 В 1/10, 18.11.75.

Авторское свидетельство СССР № 1035822, кл. Н 04 Ь 11/08, 1982. (54)(57) 1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

СБОЕВ ПСЕВДОСЛУЧАЙНОГО ИСПЫТАТЕЛЬНОГО СИГНАЛА, содержащее блок интегрирования, генератор псевдослучайного сигнала, генератор тактовой частоты, входной коммутатор, последовательно соединенные первые основной сумматор по модулю два и

))-триггер, последовательно соединенные вторые основной сумматор по модулю два и 3 -триггер, последовательно соединенные первые блок задержки и дополнительный сумматор по модулю два, последовательно соединенные вторые блок задержки и .: дополнительный сумматор по модулю

: два, первые сигнальные входы первого .и второго основных сумматоров по модулю два соединены с соответствующими выходами генератора псевдослучайного сигнала, первый выход генератора тактовой частоты подключен к первому управляющему входу входного коммутатора и синхронизирующим входам генератора псевдослучайного сигнала, первого и второго 3„„SU„„1172056 (5Ц4 H04L1108 Н04В346

1 триггеров, первого и второго блоков задержки, второй выход генератора тактовой частоты подключены к второму управляющему входу входного коммутатора, первый выход которого подключен к второму сигнальному входу второго основного сумматора по модулю два и к сигнальному входу второго блока задержки, второй выход входного коммутатора подключен к второму сигнальному входу первого основного сумматора по модулю два и к сигнальному входу первого блока задержки, выходы первого и второго

Il-триггеров подключены соответст- . g венно к вторым входам первого и второго дополнительных сумматоров по модулю два, выходы которых подключе- С ны к соответствующим входам генератора псевдослучайного сигнала, вы- Я

Ь. ход первого основного сумматора по модулю два подключен к входу блока интегрирования, выход которого подключен к входу сброса первого и второго 17 -триггеров, о т л и-ч à ю- Ю щ е е с я тем, что, с целью повы- CO шения достоверности при одновременной Ql автоматизации контроля параметров ф потока сбоев, в него введены N счетчиков, где М вЂ .число каналов обработки сигнала, последовательно соединенные генератор меток времени и счетчик меток времени, блок управле- в ния и последовательно соединенные вычислительный блок и блок индикации, сигнальные входы счетчиков соединены с выходами соответствующих первого и второго D --триггеров, сдвигающие входы каждого последующего счетчика соединены с сдвигающими

1172056 выходами каждого предыдущего счетчика, сдвигающий выход первого счетчи- ка подключен к сдвигающему входу счетчика меток времени, сдвигающий выход которого подключен к сдвигающему входу последнего счетчика, адресный выход, выход запроса и вход приема синхроимпульса вычислительного блока соединены соответственно с адресным входом, входом запроса и выходом синхроимпульса блока управления, входы запрета счета,,сброса и управления сдвигом счетчиков и счетчика меток времени соединены соответственно с выходами запрета счета, сброса и управления сдвигом блока управления, вход запрета которого соединен с выходом блока интегрирования, синхронизирующие входы счетчиков соединены с первым выходом ты.

2 коммутатор 18, первый и второй сумматоры по модулю два 19 и 20, первый и второй блоки задержки 21 и 22, первый и второй дополнительные

5 сумматоры по модулю два 23 и 24, первый и второй Э -триггеры 25 и 26, блок 27 интегрирования, состоящий из фильтра нижних частот 28 и порогового элемента 29, М счетчиков

301-30>, блок 31 индикации, счетчик

32 меток времени, генератор 33 меток времени, блок 34 управления, вычислительный блок 35..

Блок 34 управления содержит(фиг.2) дешифратор 36, элемент ИЛИ 37, генератор 38 пачек импульсов и элемент

И 39.

Устройство работает следующим образом.

20 Исследуемый сигнал в виде M-последовательности поступает на вход входного коммутатора 18, который осуществляет в данном случае преобразование из последовательного кода.на входе в двух-разрядный бинарный параллельный код на своих выходах. При этом на каждом выходе входного коммутатора 18 длительность кодового импульса равна двум тактовым

30 интервалам, причем сигнал, поступаю/ 1

Изобретение относится к технике измерений в цифровых линиях связи и может использоваться для выявления

Ъ сбоев испытательного псевдослучайного сигнала, поступающего на вход линии связи, а также на выходе линии связи.

Особенностью предложенного устройства является то, что оно предназначено для линий связи со скоростью свыше 140 Мбит/с, в которых не могут быть использованы технические средства менее скоростных линий связи из-за недостаточного быстродействия.

Цель изобретения вЂ” повышение достоверности при одновременной автоматизации контроля параметров потока сбоев.

На фиг.1 представлена структурная электрическая схема предложенного устройства, на фиг.2 вЂ” блок управления, вариант.

Устройство для контроля сбоев псевдослучайного испытательного сигнала содержит генератор 1 псевдослучайного сигнала, состоящий из тринадцати D -триггеров 2-14 и двух сумматоров по модулю два 15 и 16, генератор 17тактовой частоты, входной генератора тактовый часто2. Устройство по п,1, о т л ивЂ” ч а ю щ е е с я тем, что блок управления выполнен в виде элемента ИЛИ, последовательно соединенных дешифратора, элемента И и генератора пачек импульсов, первый вход элемента ИЛИ соединен с первым выходом дешифратора, второй выход которого, а также выходы элемента ИЛИ, генератора пачек импульсов и элемента И являются соответственно выходом сброса, выходом запрета счета, выходом управления сдвигом и выходом синхроимпульса блока управления, адресным входом, входом запроса и входом запрета которого являются соответственно вход дешифратора, второй вход элемента И и второй вход элемента ИЛИ.

1172 щий на вход второго сумматора Iio модулю два 20, соответствует сигналу

5 „ „ в первой половине предыдущего двухтактного интервала, а сигнал, . поступающий на вход первого сумматора по модулю два 19 вЂ” сигналу 5„ во второй половине предыдущего двухтактового преобразования из последовательного кода на входе в параллельный код на выходе входного ком- 10 .мутатора 18, Начало двухтактового интервала задается напряжением полутактовой частоты с выхода генератора 17 тактовой частоты. (Генератор 17 входит в состав регенерационной 15 аппаратуры исследуемой линии связи либо является специальным выделителем тактовой частоты в предложенном устройстве,подобным выделителям тактовой частоты регенераторов). 20

Обозначим 5 „ и 5 „„ соответственно как коды сигналов на выходах первого и второго 2 -триггеров 25 и 26 аналогично кодам 5„ и 5„ „ в первой и второй половинах двухтак- 25 тового интервала, задаваемого напряжением полутактовой частоты с выхода генератора 17 тактовой частоты. Вы-

Разим коды S„„II л через п- и S„

1 и оператор задержки Х . Поскольку задержка в каждом из 3 -триггеров

2-14 генератора 1 и первом и втором блоках задержки 21 и 22 равна двум тактовым интервалам, то оператор задержки в них выражается в форме Х

Предложенное устройство может работать в двух режимах.

Режим синхронизации, когда первый и второй D -триггеры 25 и -26 сброшены в нулевое состояние импульсом, 40 сформированным на выходе порогового элемента 29 блока 27 интегрирования.

Режим измерения сбоев, когда логические уровни напряжения на выходах первого и второго 3 -триггеров 45

25 и 26 изменяются в соответствии с сигналами на входах первого и второго сумматоров по модулю два 19 и 20, поскольку логический уровень напряжения на выходе порогового эле- 5О мента 29 равен нулю.

Получаем выражение для кодов 5 „ „

И и S „ на выходах второго и первого сумматоров по модулю два 20 и 19 в первой и второй половинах двухтактового интервала в режиме синхронизации, при котором с выхода первого сумматора по модулю два 19 на вход

056 4 блока 27 интегрирования поступает непрерывный поток импульсов ошибок.

На выходе блока 27 интегрирования вырабатывается при этом сигнал уровня логической единицы, который сбрасывает в нулевое состояние первый и второй D -триггеры 25 и 26. Указанный поток импульсов ошибок образуется потому, что сигнал, записан-ный в 2 -триггерах 2-14 генератора

1 в момент включения устройства, не соответствует по структуре псевдослучайной последовательности, поступающей на вход входного коммутатора 18.

В этом случае код сигнала выражается суммой IIo модулю два кода

З„„на одном входе второго сумматора по модулю два 20 и кода на выходе

3-триггера 9 генератора 1, который можно выразить в следующем виде

Б =(SÄx s.x )x, <11. где выражение в скобках соответству. ет коду на выходе сумматора по моду:лю два 15 генератора 1, которое является результатом суммирования кои да 5„ X на первом и втором его входах. Тогда справедливо соотношение

1 н

1О

5„„=5„„+5„X +S X . (2)

Аналогично можно вычислить, что код на выходе первого сумматора по модулю два 19 5 Д выражается в виде

+ SIx- X

Код S является результатом задержки псевдослучайного сигнала на один такт. Поэтому используя оператор задержки К, можно записать соотношение подставив которое в (2) и (3), получаем выражения

SÄ„= S,„(<++X" + X" ); „= „ (1 Х " х" ) <6)

Ф в которых полином 1+X + Х соответствует образующему полиному генератора 1 псевдослучайного сигнала в виде И-последовательности.

Если псевдослучайный сигнал SI,q7

5„ вырабатывается генератором 1

1172056 со структурой обратных связей, описываемой образующим полиномом 1+ X +I

+ Х и не содержит сбоев, то 5 и „

15 It

Il и 5 „ равны нулю, В этом случае на .входах сброса первого и второго

3 -триггеров 25 и 26 установится напряжение логического нуля, поскольку на вход блока 27 интегрирования, а значит и на вход фильтра нижних частот 28 поступает нулевое напряжение. B результате первый и второй D --триггеры 25 и 26 будут Функционировать как блоки задержки.

Устройство переходит в режим измерения сбоев.

Если при этом в псевдослучайном сигнале появляются отклонения (сбои)

С па сравнению с эталонной М-последовательностью, т,е, если

E.П „=5 (Ix-1)+5 (7) п ми 5п т (8) где 5 (n-1) и 5> соответствующие значения кодов для M-последовательности в первой и второй половинах двухтактового интервала, К и „ и K„ вЂ” аналогичные значения для сбоев И-последовательности, то на входах первого и второго 2вЂ” триггеров 26 и 25 появляются сигналы ошибки 5 „ „, S„ которые ме1 ( няют логические уровни поступающего входного сигнала 5„ „, Я„ . При этом опорная псевдослучайная последовательность, записанная ранее в генераторе 1, не меняется. Благодаря этому на выходах первого и второго D -триггеров 26 и 25 выделяется сигналы ошибок (сбоев) 5 -1 и Б „, соответствующие сигналам сбоев ï1, Е„ входного испытательного псевдослучайного сигнала.

Структура пачек сбоев в таком случае регистрируется без искажений, причем на выходах первого и второго

D-триггеров 25 и 26 появляются сигналы и-, и- и f „ первый из которых соответствует по времени сбою, приходящемуся на первую половину двухтактового интервала, а второй вЂ” на вторую половину двухтактового интервала напряжения полутактовой частоты.

Покажем теперь, каким образом в предложенном устройстве выходные

5„=5 X (1+X +X" )+ 1 (X""+Х" ) . (1 ) 30 5 Д „«5„„Х (ОХ Х I+5„(X + Х j . (11!

Умножение на образующий полином .1+X"4 Х в уравнениях (16) и (17) означает выделение ошибок Я„,, Еп м. (7) и (8) из принятой М-последовательности. Поэтому уравнения (16) и (17) для сбоев Еп „, „ могут.быть после соответствующих преобразований записаны в следующей

40 Форме где Е „ „, 8п вЂ” сигналы ошибок (сбо (18) ев) на выходах пер45 вого и второго 3вЂ” триггеров 25 и 26.

Уравнения (18) показывают, что сигналы ошибок на выходах первого и второго 2 -триггеров 25 и 26 за50 держаны на два тактовых интервала по отношению к сигналу ошибок (сбоев) во входной последовательности, однако структура пачки сбоев на выходе полностью соответствует структуре пачки сбоев на входе.

5 Благодаря тому, что имеющиеся в устройстве сумматоры по модулю два нигде не соединяются непосредI I сигналы St,„5 Sp выражаются через входные сигналы 5„»„, S Лля предложенного устройства, работающего в режиме измерения сбоев, может быть записана следующая система уравнений

s„=(s„-s„) х (f0)

1 (и- S ) X ;

S)-(- ." + ".) X (1+Õ ) Х I (aZj

s„,=(5„„x ° 5„,)x+(Iiх ) x, ttx)

15 в

Где 10 5 59 вЂ” сигНалы На выходах

D-триггеров 10 и 9 генератора 1.

Из системы уравнений (10)-(13) могут быть получены следующие урав20 нения для „„и п (1 откуда следует, что с учетом (4) 1172056 ственно друг с другом, поскольку разделены Э -триггерами, сумма задержек в сумматоре по модулю два С

S и в 2 -триггере р, необходимая для работоспособности устройства, должна быть не больше двойного тактового интервала 2Т, т.е. с +Г (Т . (t9)

Если ÒS= 7р =4 нс, то максимальное значение тактовой частоты

f =1/Т, равно 250 ИГц.

Как показывают эксперименты, при существующей отечественной элементной базе (интегральные схемы серий

100, 500 и 570 ТИ1) могут быть построены счетчики 30 вЂ” 30 с мак1 и симальной скоростью счета не более

220 ИГц. Однако-для сверхвысокоско- . ростной цифровой связи необходимо обеспечить работу устройства при следующих дискретных значениях тактовой частоты:140, 280, 560 и

1200 МГц. Поскольку разработка аппаратуры для тактовой частоты

140 ИГц может быть выполнена уже известными средствами, следующей задачей является достижение быстродействия 280 и 560 МГц. Здесь ограничивающими факторами являются недостаточная максимальная скорость сдвига информации в генераторе псевдослучайного сигнала (160 МГц) и недостаточное быстродействие счетчиков 30,, вЂ” 30„ (220 МГц).

В предложенном устройстве, предназначенном для регистрации импульсов сбоев, следующих с частотой до 280 МГц и более, имеется как минимум два канала счета импульсов.

На счетные входы счетчиков 30 -30

1 поступают импульсы сбоев в параллельном коде с выходов первого и вто. рого 2-триггеров 25 и 26. Начало интервала счета .задается автоматически по программе обработки вычислительного блока 35, который по адресной шине посылает в блок 34 управления байтовую комбинацию, поступающую в дешифратор 36, с выхода которого сигналы вызывают сброс счетчиков 30„-30 „32 меток времени. После снятия импульса сброса счетчики 30„-30„ переходят в режим счета. Если при этом на вход запрета блока 34 управления поступает нулевой уровень сигнала на элела времени вычислительный блок 35 вырабатывает на адресной магистрали комбинацию сигналов "Сдвиг", под . действием которых блок 34 управле.н ния запрещает счет импульсов в счетчиках 30 - 30„ и счетчике 32, и в момент появления заднего положительного фронта импульса запроса информации с вычислительного

40 блока 35 вырабатывают импульсы управления сдвигом информации с выхода генератора 38 блока 34, поступающие на входы управления сдвигом информации в счетчиках 30 -30

45 Под действием этих импульсов в счет чиках 30„ -30„ и счетчике 32 происходит циклический сдвиг информации.

После завершения очередного такта сдвига информации в счетчиках 301вЂ”

50 Зол и счетчике 32 виитьнй блок 35 запоминает информацию на шине сдвига счетчиков 30 вЂ” 30

1 иПосле завершения сдвига информации в счетчиках 30 - 30 и счетчи1 и ке 32 вычислительный блок 35 снимает с адресной шины комбинацию, соответствующую сдвигу информации. При, этом информация в счетчиках 30 вЂ” 30

1 л

30 мент ИЛИ 37 (фиг.2) с порогового элемента 29, то с блока 34 управления на входы запрета счета счетчиков

30„- 30„ и счетчика 32 не поступает уровень напряжения, запрещающий счет импульсов. Если на входе запрета блока 34 уровень сигнала соответствует логической единице, то в блоке 34 вырабатывается сигнал, запрещающий счет импульсов в счетчиках 301 в 30„ и счетчике 32. 3апрет счета с порогового элемента 29 возникает при включении питания устройства, когда в генераторе t °псевдослучайного сигнала происходят процессы установления состояния синхронизации, а также при сбоях синхронизации в процессе нормальной работы от генератора 17, В этом случае возникает пачка сбоев большой длительности, которая не отражает действительного состояния канала связи. Наличие связи блока 34 с пороговым элементом 29 препятствует регистрации паразитных пачек сбоев, что также позволяет повысить точность регистрации сбоев предложенным устройством.

По прошествии заданного интерва1172056

10 и счетчике 32 после полного цикла сдвига возвращается в соответствующие каскады счета, а предложенное устройство снова переходит в режим ..счета импульсов.

Таким образом, в памяти вычислительного блока 35 имеется информация о количестве импульсов, зарегистрированных счетчиками 30„ вЂ” 30„ и меток времени, зарегистрированных в счетчике 32 от генератора 33. Сум,ма показаний счетчиков 30„ вЂ” 30„ дает общее количество сбоев за измеряемый интервал. П жазания счетчика 15

32 соответствуют количеству тактовых интервалов за интервал измерений.

Полученная информация позволяет после обработки непрерывно получать сведения о частости сбоев в канале, 20 о законе распределения сбоев в канале связи, о наличии пачек сбоев, о корреляции сбоев. Если импульсы сбоев следуют через период, то на входе счетчиков 30 30 образуется 25

1 ei, один длинный импульс, что приводит к ошибкам при регистрации количестI ва сбоев. На практике такая ситуация встречается крайне редко, поскольку в цифровых линиях связи достовер- . 30 ность передачи информации должна быть высока (вероятность ошибок не хуже 10 ), и сбои происходят однократно (занимают один такт).

Для исключения ошибок регистрации в случае, если сбои занимают несколько тактовых интервалов, счетчики 30вЂ”

301, должны быть синхронными, причем синхронизация поступает с тактового входа генератора 1 псевдослучайного сигнала. Счетчики 30„- 30> считают в этом случае количество тактовых интервалов, на которые приходится поступающее с выхода, первого и второго 2 -триггеров 25 и 26 напряже- 45 ние сбоев. Увеличение тактовой частоты сигнала в линиях связи до

280 МГц требует применения рассмотренной двухканальной схемы предложенного устройства, а последующее увеличение частоты до 560 МГц вЂ” четырехканальной схемы устройства, при которой должно быть добавлено два дополнительных счетчика и соответственно изменения связи в генераторе 1 псевдовЂ” случайного сигнала.

Блок 34 управления содержит де-. шифратор 36, генератор 38 пачек импульсов, элемент И 39 и элемент

ИЛИ 37. Сигнальные входы дешифратора 36 подключены к адресным входам блока 34 управления. Дешифратор имеет выходы "Сдвиг" и "Сброс", импульсы на которых появляются при соответствующих состояниях адресной магистрали вычислительного блока 35. Выход "Сброс" подключается к выходу сброса управления блока 34, а выход

"Сдвиг" - к входу элемента ИЛИ 37, другой вход которого соединен со входом запрета блока 34, Выход элемента

ИЛИ 37 подключен к выходу запрета счета блока 34, Выход "Сдвиг" подвЂ” ключен также к входу элемента И 39, другой вход которого соединен с входом запроса блока 34. Выход элемента

И 39 подключен к выходу синхроимпульса блока 34. Кроме того, выход элемента И 39 подключен к входу генератора 38 пачек импульсов. Генератор 38 должен вырабатывать на каждом своем выходе по одному импульсу на положительный фронт каждого из импульсов запроса блока 34. Поэтому генератор 38 может быть реализован в виде регистра сдвига или на основе счетчика, дешифратора кварцевого генератора и схемы И в обратной связи по известным схемам такого рода.

1172056

1172056 У

Составитель Е.Голуб

Техред О.Неце Корректор Л.Бескид

Редактор П.Коссей

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Заказ 4920/54 Тираж 659 . Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5