Параллельный сумматор кодов фибоначчи

Параллельный сумматор кодов фибоначчи

Иллюстрации

Показать все

Реферат

 

ПАРАЛЛЕЛЬНЫЙ СУММАТОР КОДОВ ФИБОНАЧЧИ, содержащийпятивходовые одноразрядные сумматоры и первый элемент ИЛИ, причем первый и второй входы слагаемых пятивходовых одно разрядных сумматоров каждого Е-го разряда, где Е 2,...,п-3, (п-1) разрядность параллельного сумматора, подключены к соответствующим разрядам первой и второй шин слагаемых параллельного сумматора, первый вход переноса пятивходового одноразрядного сумматора 6-го разряда подключен к первому выходу переноса пятивходового одноразрядного сумматора

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) ((1) (51)4 G 06 F 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬП ИЙ (21) 3726204/24-24 (22) 06.04.84 (46) 23.09.85. Бюл. № 35 (72) Г.В. Кремез, И.А. Баранов, В.В. Роздобара и Ю.Г. Пехтерев (53) 681 ° 325 ° 5(088.8) (56) Патент Франции ¹ 2375655, кл. G 06 F 7/49, 1979.

Авторское свидетельство СССР

N- 981993, кл. G 06 F 7/49, 1982. (54)(57) ПАРАЛЛЕЛЬНЫЙ СУММАТОР КОДОВ

ФИБОНАЧЧИ, содержащий пятивходовые одноразрядные сумматоры и первый элемент ИЛИ, причем первый и второй входы слагаемых пятивходовых одноразрядных сумматоров каждого (; -го разряда, где (, = 2,...,п-3, (и-1) разрядность параллельного сумматора, подключены к соответствующим разрядам первой и второй шин слагаемых параллельного Вход переноса пятивходового одноразрядного сумматора (, -ro разряда подключен к первому выходу переноса пятивходового одноразрядного сумматора (0-1)-го разряда, а второй вход пе- реноса соединен с вторым выходом переноса пятивходового одноразряд" ного сумматора (+2)-го разряда, третий вход переноса пятивходового одноразрядного сумматора (; -го разряда подключен к третьему выходу пере. носа пятивходового одноразрядного сумматора ((-2)-го разряда, выход суммы пятивходового одноразрядного сумматора каждого (-го разряда подключен к соответствующему разряду выходной шины суммы параллельного сумматора, а контрольный выход соединен с соответствующим входом первого элемента ИЛИ, выход которого соединен с выходом контроля параллельного сумматора, отличающийся тем, что, с целью расширения его функциональных возможностей путем осуществления суммирования кодов

"золотой" 1-й пропорции, параллельный сумматор содержит два элемента, И, второй и третий элементы ИЛИ и четыре четырехвходовых одноразрядных сумматора, первый и второй входы слагаемых которых соединены соответственно с (n-1)-м и (и-2)-м первым и нулевым разрядами первой и второй шин слагаемых параллельного сумматора, выходы суммы соединены с соответствующими разрядами выходной шины суммы параллельного сумматора, а контрольные выходы первого, второго и третьего четырехвходовых одноразрядных сумматоров соединены с соответствующими входами первого эле мента ИЛИ, первые входы переносов первого и второго четырехвходовых одноразрядных сумматоров подключены соответственно к первым выходам переноса второго четырехвходового одноразрядного сумматора и пятивхо дового одноразрядного сумматора (й-3)ro разряда, вторые входы переносов первого и второго четырехвходовых одноразрядных сумматоров соединены с третьими выходами переносов пятивхоЦовых одноразрядных сумматоров ((1-3) и (t)-4)-го разрядов соответственно, первый выход переноса первого четырехвходового одноразрядного сумматора соединен с первым входом второго элемента ИЛИ, выход которого соединен с выходом переполнения параллельного

1180880

10 сумматора, вторые выходы переноса первого и второго четырехвходовых одноразрядных сумматоров подключены к третьим входам переносов пятивходовых одноразрядных сумматоров (и-3)-го и (в-4)-ro разрядов соответственно, третьи выходы переноса первого и второго четырехвходовых одноразрядных сумматоров соединены соответственно с вторым и третьим входами второго элемента ИЛИ, первый вход переноса третьего четырехвходового одноразрядного сумматора подключен к первому выходу переноса четвертого четырехвходового одноразрядного сумматора, первый вход переноса которого подключен к выходу первого элемента И, вто- рые входы переносов третьего и четвертого четырехвходовых одноразрядных сумматоров соединены с вторыми выходами переносов пятивходовых одноразряд-, ных сумматоров третьего и второго разрядов соответственно, первый выход переноса третьего четырехвходового одноразрядного сумматора соединен с

Изобретение относится к автоматике и вычислительной технике и может быть использовано в специализирован- ных вычислительных машинах.

Целью изобретения является расширение функциональных возможностей параллельного сумматора кодов Фибоначчи за счет осуществления суммирования кодов "золотой 1-й пропорции.

На чертеже приведена структурная схема параллельHого сумматора кодов

Фибоначчи.

Параллельньпt сумматор содержит элемент ИЛИ 1 на и входов (и — число разрядов суммируемых кодов), элемент

ИЛИ 2 на трн входа, четыре четырехвходовых од«ораэрядных сумматора 3, (n-4) пятив:одовых одноразрядных сум- 20 матора 4, элемент ИЛИ 5 на два входа, элемент И 6 на два входа, второй вход которого является инверсным, элемент И l на два входа, вход задания р.:ж в1» сумматора 8 и шины 9 25 и 10 слаt,>i алых. первым входом переноса пятивходоного одноразрядного сумматора второго разряда, а второй выход переноса соединен с первым входом первого элемента

И, второй вход которого подключен к входу задания режима параллельного сумматора, второй выход переноса четвертого четырехвходового одноразрядного сумматора подключен к первому входу второго элемента И, второй вход которого соединен с вторым входом первого элемента И,третьи выходы переносов третьего и четвертого четырехвходовых одноразрядных сумматоров подключены к третьим входам переносов пятивходовых одноразрядных сумматоров третьего и второго разрядов соответственно, выход второго элемента И соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с контрольным выходом четвертого четырехвходового одноразрядного сумматора, а выход подключен к соответствующему входу первого элемента ИЛИ.

Элемент ИЛИ 1 предназначен для сборки сигналов контроля K (t =

= О, 1,2,...,п-1) от всех одноразряд- ных сумматоров и формирования общего сигнала ошибки в работе устройства.

Элемент ИЛИ 2 .служит для сборки сигналов переносов, которые выходят за пределы старшего разряда, и формирования сигнала переполнения (p разрядной сетки сумматора.

Четырехвходовые одноразрядные сумматоры 3 предназначены для суммирования сигналов переносов и цифр слагаемых в двух старших и двух младших разрядах кодов слагаемых, а также для фиксации ошибок в работе устройства

Пятивходовые одноразрядные сумматоры 4 служат для суммирования сигналов переносов и цифр слагаемых во.

2-(n-3) разрядах кодов слагаемых, а также для фиксации ошибок в работе устройства.

Элемент ИЛИ 5 предназначен для сборки сигналов контроля одноразряд11808

10 ного сумматора младшего разряда при различных режимах работы устройства и формирования общего сигнала ошибки.

Элемент И 6 служит для формирования сигнала ошибки в младшем разряде устройства в режиме суммирования кодов Фибоначчи. Второй вход данного элемента является инверсным.

Элемент И 7 предназначен для выполнения округления кода результата в режиме суммирования кодов

"золотой" 1-й пропорции посредством передачи сигнала переноса в- (f.— 2)-й разряд из первого разряда в нулевой.

Вход задания режима сумматора 8 служит для задания путем установки на нем "0" или "1" режима суммирова11 ния кодов Фибоначчи или кодов зотой!! 1 и nponopUHH соответственно.

На чертеже переносы, сформированные в Й-м одноразрядном сумматоре и поступающие на вход m-го одноразрядного сумматора, обозначаются Р

Одноразрядные четырех- и пятивходовые сумматоры могут быть построены, например, на базе постоянного запоминающего устройства, где входачи слагаемых являются адресные входы.

Устройство работает следующим образом.

Так как слагаемые поступают на вход сумматора в нормальной форме, т.е. в двух соседних разрядах кода слагаемого одновременно не могут на- 35 ходиться единицы, то при исправной работе сумматора на входах четырехвходовых одноразрядных сумматоров не могут появиться четыре единичных сигнала одновременно, а на входах пяти- 40 входовых одноразрядных сумматоров— пять единичных сигналов, данное свойство используется для контроля одноразрядных сумматоров.

С учетом изложенного выше суммиро- 45 вание в Й-м одноразрядном сумматоре происходит следующим образом: если на входах сумматора единичных сигналов нет, то единичные Сигналы переносов в другие разряды не воз- 50 никают, и формируется нулевой сигнал

- суммы в разряде; если на входах сумматора один единичный сигнал, то единичные сигналы переносов не возникают, формируется 55 единичный сигнал суммы в разряде; если на входах сумматора два единичных сигнала, то формируются еди80 4 ничные сигналы переносов в (1+1) "й и в (г-2)-й разряды и нулевой сигнал суммы в данном разряде; если на входах сумматора три единичных сигнала, то формируются единичные сигналы переносов в (9+2)-й и (t-2)-й разряды и нулевой сигнал суммы в данном разряде; если на входах сумматора четыре единичных сигнала при исправной работе (этот случай возможен только в пятивходовых одноразрядных сумматорах), то формируются единичные сигналы переносов в (i+2)-й и (Ф-2)-й разряды и единичный сигнал суммы в данном разряде.

Кроме того, режим сложения кодов

"золотой" 1-й пропорции реализуется за счет организации цепей переносов из нулевого в первый и второй разряды, а также из первого разряда в ну-, левой. При этом осуществляется округление результата посредством отбрасывания переноса из нулевого разряда в (Ф-2)-й разряд и подсуммирование переноса из первого разряда в (t-2)-й разряд на сумматоре нулевого разряда.

На основе данной логики строится параллельный сумматор для кодов

Фибоначчи и "золотой" 1-й пропорции.

Перед началом суммирования посредством входа 8 задания режима работы устанавливается режим суммирования кодов Фибоначчи или "золотой" 1-й пропорции.

В случае суммирования кодов Фибоначчи на входе 8 устанавливается нулевой сигнал, в результате чего посредством элемента И 7.от первого входа переноса одноразрядного сумматора нулевого разряда отключается

O цепь переноса первого разряда. Кроме того, нулевой сигнал поступает на инверсный вход элемента И 6, в результате на выходе элемента ИЛИ 5 формируется сигнал ошибки в младшем разряде сумматора, если на вход одноразрядного сумматора нулевого разряда одновременно поступает больше одного единичного сигнала. !

В случае суммирования кодов золотой" 1-й пропорции на входе 8 устанавливается единичный сигнал, в результате цепь переноса первого разряда подключается к входу одноразрядного сумматора нулевого разряда, а сйгнал ошибки в младше;..

1 i 80880 разряде сумматора формируется на выходе элемента ИЛИ 5, если на входы одноразрядного сумматора нулевого разряда одновременно поступают четыре единичных сигнала, Затем на шины 9 и 10 слагаемых поступают коды слагаемых в нормальной hopMe (А и В):

А = а„, ал-г 1 . а2аs ао

В = Ь„,Ь„...,,Ь Ъ„Ь где а,Ъ О вЂ” двоичные цифры в 1-м разряде кода (7, = 0,1,...,n-1) .

Далее формируются переносы в каждом одноразрядном сумматоре и первая промежуточная сумма, осуществляется подсуммирование переносов, образование второй промежуточной сум. мы и новых переносов; И так до тех пор, пока не прекратится образование переносов и на выходах одноразрядных сумматоров 3 и 4 не образует- 25 ся код суммы

8 -1 8 -т Вв-з» ° ° ° Вх8 8о где Ы вЂ” двоичные цифры в 1-м разряде кода (й = 0,1,...,n-1) .

В дальнейшем этот код переписывается из сумматора на нормализатор, где с помощью операции свертки происходит нормализация кода результата.

Если при суммировании нарушено контрольное соотношение, то форми1 руется соответствующий единичный сигнал К, который поступает на соответствующий вход элемента ИЛИ 1 и

40 порождает на его выходе сигнал ошибки К. При этом сигнал ошибки в нулевом разряде устройства, в случае суммирования кодов Фибоначчи, формируется исходя из того, что в

45 нулевых разрядах суммируемых кодов должны быть нули и заблокирована цепь переноса из первого разряда в нулевой, а следовательно, при исправной работе устройства на входах одноразрядного сумматора нулевого разряда не может одновременно появиться более одного единичного сигнала, т.е. единичный сигнал на вью ходах К или Р „. данного одноразрядного сумматора сигнализирует об ошибке.

Если при суммировании возникают переносы, которые выходят за пределы старшего разряда сумматора, то посредством элемента ИЛИ 2 формируется сигнал переполнения разрядной сетки устройства (g.

Пример 1. Сложение кодов

Фибоначчи А = 000101010 и В =

000100000:

1-я промежуточная сумма 000001010 возникшие переносы 1 1

2-я промежуточная сумма 001000010 возникшие переносы 1

3-я промежуточная сумма 001010000 возникшие переносы 1 код суммы 001010100

В данном случае код суммы получен в нормальной форме.

Пример 2. Сложение кодов

"золотой" 1-й пропорции А = 000101010 и В = 000100000.

1-я промежуточная сумма 000001010 возникшие переносы 1 1

2-я промежуточная сумма 001000010 возникшие переносы 1 1

3-я промежуточная сумма 001010000 возникшие переносы 1 1 код суммы 001010101

Код суммы получен с округлением и в нормальной форме.

° ° ю-)

° ° °

° ° 1

-й

ВНИИПИ Закаэ 5926/47 Тираж 709 Подписное

Филиал ППП "Патент", г.Ужгород, ул.Проектная,