Универсальный вычислительный автомат

Универсальный вычислительный автомат

Иллюстрации

Показать все

Реферат

 

УНИВЕРСАЛЬНЫЙ ВЫЧИСЛИТЕЛЬНЫЙ АВТОМАТ, содержащий блок памяти, г многофункциональных модулей (п - разрядность операндов) и блок управления, содержащий регистр адреса микрокоманд, узел микропрограммной памяти, регистр микрокоманд, регистр команд, счетчик команд, группу элементов запрета , одиннадцать групп элементов И, . три элемента И, три группы элементов ИЛИ, причем в блоке управления выход узла микропрограммной памяти соединен с входом регистра микрокоманд , выход первого операционного поля которого соединен с первыми входами элементов И первой группы и первыми информационными входами элементов запрета группы, выход второго операционного поля регистра микрокоманд соединен с вторыми входами элементов И первой группы и .с управляющими входами элементов запрета группы, выходы третьего i операционного поля, четвертого опе рационного поля, первого и второго адресных полей регистра микрокоманд соединены соответственно с первым входом первого элемента И, первыми входами элементов И второй группы, первым входом второго элемента И и первыми входами элементов И третьей группы,третьи входы элементов И первой группы, вторые информационные входы элементов запрета группы, вторые входы первого и второго элементов И, вторые входы элементов И второй и третьей групп соединены , с первым тактовым входом автомата, выход счетчика команд соединен с первыми входами элементов И четвертой группы, выходы первого и второго полей адреса регистра коi манд соединены соответственно с первыми входами элементов И пятой (Л и шестой групп, выходы которых соединены соответственно с первыми и вторыми входами элементов ИЛИ первой группы, вьпсоды которых соединены с информационным входом, счетчика команд, выхода элементов И седьмой группьГ соединены с входом ср эо 4 регистра команд, выходы первого и второго полей адреса которого соединены соответственно с первыми входами элементов И восьмой и девятой tib групп, выход регистра адреса микрокоманд соединен с первыми входами элементов И десятой группы, вторые входы и выходы которых соединены соответственно с вторым тактовым входом автомата и .адресным входом узла микропрограммной памяти, выход операционного поля регистра команд и выходы элементов И третьей группы соединены через соответствующие элементы ИЛИ второй группы с входами разрядов с первого по (h-3) регистр адреса микрокоманд, входы

C0I03 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (5D 4 G 06 7 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИИ И ОТНРЫТИЙ (21) 3713214/24-24 (22) 02. 12.83 (46) 07.12.85. Бюл. Ф 45 (71) Грузинский ордена Ленина и орденаТрудового КрасногоЗнамени политехнический институтим.В.И.Ленина (72) Г.С. Цирамуа и Л.Ш; Имнаишвили (53) 681.3 (088.8) (56) Авторское свидетельство СССР

У 1001080, кл. G 06 F 7/00, 1981.

Авторское свидетельство СССР

М 454547, кл. G 06 F 7/00, 1972. (54)(57) УНИВЕРСАЛЬНЫЙ ВЫЧИСЛИТЕЛЬНЫЙ АВТОМАТ, содержащий блок памяти, многофункциональных модулей (и — разрядность операндов) и блок управления, содержащий регистр адреса микрокоманд, узел микропрограммной памяти, регистр микрокоманд, регистр команд, счетчик команд, группу элементов запрета, одиннадцать групп элементов И, три элемента И, три группы элементов ИЛИ, причем в блоке управления выход узла микропрограммной памяти соединен с входом регистра микрокоманд, выход первого операционного поля которого соединен с первыми входами элементов И первой группы и первыми информационными входами элементов запрета группы, выход .второго операционного поля регистра микрокоманд соединен с вторыми входами элементов И первой группы и .с управляющими входами элементов запрета группы, выходы третьего операционного поля, четвертого операционного поля, первого и второго адресных полей регистра микрокоманд соединены соответотвенно с первым входом первого элемента И, первыми входами элементов И второй группы, первым входом второго элемента И и первыми входами элементов И третьей группы, третьи входы элементов И первой группы, вторые информационные входы элементов запрета группы, вторые входы первого и второго эле- ментов И, вторые входы элементов И второй и третьей групп соединены с первым тактовым входом автомата, выход счетчика команд соединен с первыми входами элементов И четвертой группы, выходы первого и второго полей адреса регистра команд соединены соответственно с первыми входами элементов И пятой и шестой групп, выходы которых соединены соответственно с первыми и вторыми входами элементов ИЛИ первой группы, выходы которых соединены с информационным входом счетчика команд, выходы элементов И седьмой группы соединены с входом регистра команд, выходы первого и второго полей адреса которого соединены соответственно с первыми входами элементов И восьмой и девятой. групп, выход регистра адреса микрокоманд соединен с первыми входами элементов И десятой группы, вторые входы и выходы которых соединены соответственно с вторым тактовым входом ав1омата и .адресным входом узла микропрограммной памяти, выход операционного поля регистра команд и выходы элементов И третьей группы соединены через соответствующие элементы ИЛИ второй группы с входами разрядов с первого по (h-3) регистр адреса микрокоманд, входы

44 третьего и пятого элементов И соединены соответственно с инверсным и прямым выходами второго триггера, а также блок управления дополнительно содержит схему сравнения с нулем, два элемента ИЛИ, причем в блоке управления выход схемы сравнения с нулем соединен с вторым входом третьего элемента И, выходы восьмого и девятого элементов И первой группы, выход второго элемента запрета группы соединены соответственно с первым, вторым и третьим входами первого элемента ИЛИ, выход пятого элемента И первой группы и выход третьего элемента запрета группы соединены соответственно с первыми и вторым входами второго элемента ИЛИ, выходы первого, четвертого, пятого, восьмого и девято

ro элементов запрета группы соединены соответственно с вторыми входами элементов И четвертой, девятой, восьмой, пятой и шестой групп, выходы третьего, шестого и седьмого элементов запрета группы соединены соответственно с первыми входами элементов И седьмой группы, третьими входами элементов И третьей группы и счетным входом счетчика команд, выходы элементов И второй и четвертой групп соединены соответственно с третьими и четвертыми входами соответствующих элементов ИЛИ третьей группы, выходы пятых элементов ИЛИ многофункциональных модулей соединены с соответствующими входами схемы сравнения с нулем и с вторыми входами соответствующих элементов И седьмой группы блока управления, выходы пятых элементов ИЛИ двух старших многофункциональных модулей соединены с вторыми входами элементов И одиннадцатой группы блока управления„ выход первого элемента ИЛИ которого соединен с входом разрешения блока памяти, выходы элементов И с первого по четвертый первой группы, выход второго элемента ИЛИ и выходы элементов И с шестого по десятый первой группы блока управления соединены соответственно с вторыми входами четвертого элемента И, второго элемента ИЛИ, шес.того элемента И, третьего элемента ИЛИ, седьмого элемента И, третьего элемента И, первым. входом второго элемента И, вторыми входами восьмо11968 (h-2)-го и (n -1)-ro разрядов которого соединены с выходами элементов И одиннадцатбй группы, первые входы которых соединены с выходом первого элемента И, выход второго элемента И соединен с первым входом третьего элемента И, выход которого соединен с входом Ь-rо раз, ряда регистра адреса микрокоманд, выходы элементов И восьмой и девятой групп соединены соответственно с первыми и вторыми входами соответствующих элементов ИЛИ третьей группы, выходы которых соединены с ад. ресными входами блока памяти, выход первого элемента И блока управления соединен с входом чтения-записи блока памяти, информационный вход и выход блока памяти соединены соответственно с выходом и информационным входом устройства,. о т л ич а ю шийся тем, что, с целью сокращения аппаратурных затрат, каждый многофункциональный модуль содержит два триггера, девять элементов И, пять элементов ИЛИ, при.чем в многофункциональном модуле выходы первого, второго и третьего элементов И соединены с соответствующими входами первого элемента ИЛИ, выход которого соединен с единичным входом первого триггера, прямой выход которого соединен с первым входом четвертого элемента И, выход пятого элемента И соединен с входом второго элемента ИЛИ, выход которого соединен с нулевым входом первого триггера, инверсный выход которого соединен с первым входом шестого элемента И, выход которого и выход четвертого элемента И соединены соответственно с первыми входами третьего и четвертого элементов ИЛИ, второй вход четвертого элемента ИЛИ соединен с выходом седьмо го элемента И, первый вход которого соединен с первыми входами первого, третьего и пятого элементов И, выходы четвертого и третьего элементов ИЛИ соединены соответственно с единичным и нулевым входами второго триггера, прямой и инверсный выходы которого соединены соответственно с первыми входами восьмого и девятого элементов И, выходы которых соединены соответственно с первым и вторым входами пятого элемента ИЛИ, вторые входы третьего и пятого элементов И объединены, третьи входы

1196844

ro элемента И, девятого элемента И модуля; информационный вход устройи первого элемента И каждого много- ства соединен с первыми входами функционального модуля, прямой вы- первых элементов И многофункциоход второго триггера предыдущего нальных модулей, выходы пятых элемногофункционального модуля соединен ментов ИЛИ которых соединены с инс вторым входом второго элемента И. формационным входом блока памяпоследующего многофункционального ти.

Изобретение относится к, автоматике и вычислительной технике и предназначено для реализации логических и арифметических операций и устройств.

Цель изобретения — сокращение аппаратурных затрат.

На фиг.1 представлена схема универсального вычислительного автомата; на фиг.2 — схема блока уп- . равления, на фиг.3 — алгоритм сложения двух операндов, на фиг.4— алгоритм выполнения команды.

Универсальный вычислительный автомат содержит блок 1 управления, блок 2 памяти, многофункциональные модули 3, выходы 4 и входы 5 устройства. Многофункциональный модуль 3 содержит два триггера 6 и

7, девять элементов И 8-16, пять элементов ИЛИ 17-21, первый и второй информационные входы 22 и 23, управляющие входы 24-33, первый и второй выходы 34 и 35.

Блок 1 управления содержит узел 36 микропрограммной памяти (фиг.2), регистр 37 микрокоманд, одиннадцать групп элементов И 3848, группу элементов запрета 49, три элемента И 50-52, два элемента ИЛИ

53 и 54,счетчик 55 команд, группы элементов ИЛИ 56 и 57, регистр 58 команд, группу элементов ИЛИ 59, регистр 60 адреса микрокоманд, первый и второй тактовые входы 61 и 62 автомата, .схему 63 сравнения с нулем. Блок 1 управления обеспечивает выполнения микрокомандного и командного циклов. Иикрокомандный цикл предусматривает выборку микрокоманды и выдачу по назначению.

Длина микрокомандного цикла два такта.. Командный цикл предусматривает выборку команды из блока 2 памяти и обработку. Длина командного цикла зависит от сложности выполняемой операции. Каждая операция командного цикла требует. выполнения

5 микрокомандного цикла.

В универсальном вычислительном автомате применяется двухадресный формат команды, который включает код операции КОп и адреса .операн1Î дов А1 и А2.

Микрокоманды имеют следующий . вид.

Первое поле микрокоманды — КОп предназначено для кодирования мик15 роопераций, выполняемых на многофункциональных модулях 3.

Поле-КОп используется также для выработки управляющих сигналов 1-%9. С целью отделения данных

20 управляющих сигналов в формате микрокоманды предусмотрено однобитовое поле Е. При Е=О вырабатываются сигналы Ф1-ф9, а при Е=1 — управляющие сигналы V1-Ч10. Для адресо25 вания рабочих ячеек блока 2 памяти в формате микрокоманды выделено поле АОЗУ. Поле АИк указывает адрес следующей микрокоманды. Поля

F u H управляют соответственно учещ нием/записью блока 2 памяти и пере.ходом по значению выхода схемы 63 сравнения с нулем.

Сигналы Ч вЂ” V обеспечивают вы1 10 полнение следующих операций:

35 „ (вход 24) - дизъюнкция содержимого первого 6 и второго

7 триггеров, (вход 25) — установка на нуль

40 первого триггера6, .

Ч (вход 26) — конъюнкция содер3 жимого первого 6 и второго 7 триггеров, 1196844

1 (вход 27) / (вход 28) V/(âõîä 29) (вход 30) V (вход 31) / (вход 32) (вход 33) о

40 установка на нуль второго триггера 7; прием операнда Х во второй триггер 7; сложение по модулю два операнда Х и содержимого второго триггера 7, 10 .прием операнда 0 из соседнего многофункционального модуля 3; выдача на выходе 15

34 содержимого второго триггера

7 в прямом коде, выдача на выходе

34 содержимого второго триггера

7 в инверсном коде, прием операнда Х . в первый триггер 25

6 назначения управляющих сигналов.

Сигналы Ф/1 - 1 /9 обеспечивают выполнение следующих операций:

W1 — выдача содержимого счетчика 55 команд (РаА:= СчК);

9/2 — считывание содержимого блока 2 памяти по адресу 35 записанного в регистре адреса блока 2 памяти (РгСч: ОЗУ)

9/3 — прием команды в регистр 58 команд (РгК: РгСч), Ù 4 — запись первого адреса А1 команды в регистр адреса блока 2 памяти (РгА:=A1);

9/5 — запись второго адреса А2 команды в регистр адреса 45 блока 2 памяти (РгА:=А2);

W/6 — выдача кода операции КОп из регистра 58 команд (РгАИк:=.КОп);

W 7 - увеличение содерЖимого 50 счетчика 55 команд на один (СчК:=СчК+1);

% 8 - запись первого адреса А1 команды в счетчик 55 команд (СчК: =А1); 55

Щ9 — запись второго адреса А2, команды в счетчик 55 команд (СчК:=А2).

Универсальный вычислительный автомат работает следующим образом.

На универсальном вычислительном автомате реализуются поразрядные логические операции. Так.как для этих операций выходная функция зависит только от значений разрядов, то наиболее просто в универсальном вычислительном автомате реализуются логические операции. На универсальном вычислительном автомате реализуются как сингулярные булевые функции, так и функции от двух переменных. С помощью многошаговых операций можно выполнить сложные переключательные функции от любого числа переменных, логическое сложение и умножение массива на вектор, логическое сложение и умножение булевых матриц и другие виды логической обработки информации.

Универсальный, вычислительный автомат предназначен также для выполнения арифметических операций суммирования, сложения, вычитания, деления и любых других, реализация которых в конечном итоге сводится к последовательному выполнению операций конъюнкции, суммирования по модулю два и операции сдвига.

С целью иллюстрации реализации логических функций-на универсальном вычислительном автомате приведено описание функционирования автомата при реализации конъюнкции, выполняемой следующим образом; В первом такте первые 6 и вторые 7 триггеры многофункциональных модулей 3 автомата соответственно сигналами Ч (вход 25) и V< (вход 27) устанавливаются в нулевые состояния, Во втором такте с блока 2 памяти операнд К X Х ... Х„ подается на входы 22 многофункциональных модулей 3. Одновременно на пятые

28 управляющие входы подается сигнал / .Открываются седьмые элемен f ты И 14 многофункциональных модулей

3 и операнд X через четвертые элементы ИПИ 20 записывается во вторые триггеры 7.

В третьем такте с блока 2 памяти операнд Ч= Ч„Ч ... („через входы

22 многофункциональных модулей 3 подается на первые входы первых элементов И 8, которые открываются сигналом / (вход 33). Операнд Ч че5

1 рез первые элементы ИЛИ 17 заносит- ся в первые триггеры 6 многофункциональных модулей 3.

Для осуществления операции коньI юнкций подается сигнал V (вход 26) и содержимое первых триггеров 6 с инверсных выходов через элементы И

11 и ИЛИ 20 переписывается во вторые триггеры 7. В результате во вторых триггерах 7 устанавливается логическое произведение Х/(C целью иллюстрации реализации

* многошаговых операций приведем описание функционирования универсального вычислительного автомата при реализации операций сложения двух операндов Х = Х„Х ... Хп и

Y = Y„Y ... („ (фиг.3).

Для реализации суммирования примем следующий алгоритм:

1) суммируются операнды по

mod 2 — S> = Sj., О+ Р1„. Когда j О, то Sg=X и P = <; .2) находим конъюнкцию операндов

Р"; =55 „4Pi3) происходит сдвиг Р+ на один разряд влево — P = L1 (Р+) и coj держимое счетчика циклов увеличивается на один — (Сч = j ): =j+1;

4) если содержимое счетчика циклов не равно a,ò.е. 1ф и, этапы 1-3 повторяются, иначе процесс суммирования заканчивается.

Операндь1 Х и Y размещены в первой и во второй. ячейках блока 2 памяти. Суммирование производится по шагам.

Шаг 1,. Подаются сигналы V и V

2„ с блока 1 управления на второй 25 и четвертый 27 управляющие входы многофункциональных модулей 3.

Обнуляются первые 6 и вторые 7 триггеры многофункциональных модулей 3, обнуляется. также. счетчик

55 тактов блока 1 управления.

Шаг 2. На блок 2 памяти с блока 1 управления подается адрес и производится выборка первого .операнда. Одновременно с этим на пятый 28 и десятый 33 управляющие входы многофункциональных модулей

3 подаются сигналы Y5-QV,откры1О ваются седьмой 14 и йервый 8 эле менты И и 4ерез четвертый 20 и первый 17 элементы ИЛИ первый операнд )(записывается во второй 7 и первый 6 триггеры многофункциональных модулей 3.

196844 6

Шаг 3. На блок 2 памяти с блока

1 управления подается адрес второго операнда и производится выборка (. Одновременно на шестой управляющий вход 29 подается сигнал Ч,,Открываются третий 10 или пятый 12, в зависимости от значения операнда Х, элементы И многофункциональных модулей 3 и через первый

10 17 и второй 18 элементы ИЛИ возбуждается один из входов первых триггеров. В первых триггерах 6 окажется сумма Х 9 Y

Шаг 4. На первый 24 и третий

15 26 управляющие входы многофункциональньгх модулей 3 одновременно подаются сигналы Ч, открываются

1 четвертый 11 и шестой 13 элементы И и содержимое первых триггеров через четвертый 20 и третий 19

20 элементы ИЛИ переписывается во вторые триггеры 7.

Шаг 5. На второй 25 и восьмой

31 управляющие входы многофункциональных модулей 3 одновременно1

25 подаются сигналы V / и первый триггер 6 многофункциойальных модулей 3 устанавливается в нулевое состояние: сигнал Ч открывает восьмые элементы И 15 и содержимое

30 вторых триггеров 7 через пятые элементы ИЛИ 21 и выходы 34 посылаются в блок 2 памяти по адресу 6, который выбирается блоком 1 управления.

Шаг 6. На десятые 33 и четвертые 27 управляющие входы одновременно подаются сигналы V4 Ф V .При этом обнуляются вторые триггеры 7 и с блока памяти по адресу В выби- рается операнд )(, который записывается в первые триггеры многофункциональных модулей 3.

Шаг 7. На пятые управляющие вхо45 ды 28. подается сигнал V5-. Открываются седьмые элементы И 14 и содержимое (6+1)-й ячейки (операнд Y) блока 2 памяти через седьмые элементы И 14 и четвертые эле50 менты ИЛИ 20 переписываются во вторые триггеры 7.

Шаг 8. На третьи управляющие входы 26 подается сигнал g,,открываются шестые элементы И 13 и во вторых триггерах 7 окажется ре1 55 зультат Х & с(Шаг 9 10,11. Происходит сдвиг информации. В первом такте происходит обнуление первых триггеров 6.

1

Во втором такте подается сигнал V

7 (вход 30) и содержимое второго триггера 7 i-ro многофункционального модуля 3 переписывается в первый триггер 6 (1-1)-го многофункционального модуля,3. Сигнал

Ч (вход 30) подается на вторые входы вторых элементов И 9, первые входы которых связаны с прямым выхо дом второго триггера 7 предыдущего многофункционального модуля 3.

Открываются вторые элементы И 9 и информация,. поступающая на вторые входы 23 многофункциональных модулей 3 от второго выхода 35 соседнего многофункционального модуля 3, через первый элемент ИЛИ

17 поступает на прямой вход пер-

° ного триггера 6. В третьем такте одновременно подаются сигналы V

4 4 4

1196844 8 (вход 24) АЧэ (вход 26) и содержимое первых триггеров 6 переписывается во вторые триггеры 7 многофункциональных модулей 3.

lllar 12 . На восьмые управляющие. входы 31 подается сигнал V, Сов держимое вторых Ю -триггеров 7 переписывается в блок 2 памяти по адресу (Q+1). Одновременно npoucxolp дит увеличение содержимого счетчика тактов на.один.

После окончания шага 12 производится прове ка содержимого счетчика тактов. сли содержимое счет15 чика тактов н равно количеству разрядов опера дов, тогда все шаги повторяются (н в первом шаге не происходит обн ение счетчика 55 тактов), иначе процесс суммироваgp ния заканчивается.

1196844

1196844

1196844

Составитель А. Клюев

ТехредЛ.Мартяшова Корректор М. Демчик

Редактор С. Патрушева

Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 7563/46

Филиал ППП "Патент", г. Ужгород, ул. Проектная,4