Устройство мажоритарного декодирования
Патент 1249708
Авторы
Классы МПК
Устройство мажоритарного декодирования
Иллюстрации
Реферат
Изобретение относится к вычислительной технике и может быть исаользовано при построении устройств для передачи и обработки информации. Изобретение позволяет повысить функциональную надежность устройства за счет упрощения схемы коммутации поверочных кодов. Устройство мажоритарного декодирования содержит кольцевой регистр, блок коррекции, блок элементов памяти, бло1 мажоритарных элементов, блок сумматоров, блок управления , состоящий из одновибраторов, элементов И, триггеров, вход запуска, вход синхронизации и информационный вход. 1 з.п.ф-лы, 3 ил. to 4;; ;о
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИН (59 4 Н 03 М 13/00
«OllHCAHHE ИЗ0БРЕТКНиЯ
К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР
IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3848902/24-24 (22) 23.01.85 (46) 07.08.8б. Бюл. Р 29 (72) Е.А. Шурмухин и Л.Н. Ким (53) 621.394(088.8) (56) Авторское свидетельство СССР
Р 623258, кл. Н 04 L 1/10, 1976.
Авторское свидетельство СССР II 607349, кл. Н 04 L 1/1О, 1975. (54) УСТРОЙСТВО МАЖОРИТАРНОГО ДЕКО"
ДИРОВАНИЯ (57) Изобретение относится к вычислительной технике и может быть ис„,SU„,1249708 А 1 пользовано при построении устройств для передачи и обработки информации.
Изобретение позволяет повысить функциональную надежность устройства за счет упрощения схемы коммутации поверочных кодов. Устройство мажоритарного декодирования содержит кольцевой регистр, блок коррекции, блок элементов памяти, блок мажоритарных элементов, блок сумматоров, блок управления, состоящий из одновибраторов, элементов И, триггеров, вход .запуска, вход синхронизации и информационный вход. 1 з.п,ф-лы, 3 ил.
1249708
Изобретение относится к вычислительной технике и может, быть использовано при построении устройств для передачи и обработки информации.
Цель изобретения — повышение функциональной надежности устройства за счет упрощения схемы коммутации поверочных символов. 1
На фиг. 1 представлена стРуктурная схема устройства для мажоритарного декодирования; на фиг. 2 - схе.ма блока управления; на фиг. 3— временные соотношения входных сигналов и импульсов управления.
Устройство мажоритарного декодирования содержит кольцевой регистр 1, блок 2 коррекции, блок 3 элементов 4 памяти, блок 5 мажоритарных элементов 6, блок 7 сумматоров 8, блок 9 управления, который содержит одновибраторы 10-12, элементы И 13-15, триггеры 16-18. Вход запуска, тактовый и информационный входы блока 9 управления соединены с входами 19 и 20 запуска и синхронизации соответственно и информационным входом 21 устройства, Устройство работает следующим образом.
Декодирование осуществляется по принципу голосования (мажоритарное декодирование) с использованием системы разделенных проверок.
Устройство декодирует циклические коды, образующиеся путем умножения по модулю два двоичного кода длиной
10 и (информационная часть) на циклическую последовательность, постоянную для данного кода, которая содержит все возможные ь-членные комбинации. !
5 Рассмотрим работу устройства мажоритарного декодирования на примерах декодирования кода 31.6.7, который позволяет исправить семь ошибок и обнаружить восемь ошибок. Для данно20 го кода имеют следующие правила кодирования: а =a +а; зг а, = а + а, 4
° ° ° ° °
ЗО 5 2.7
51 26 28
В соответствие с правилами кодирования имеют следующую систему поверочных соотношений для символа:
+ а ггг
+ а
1Ч
+ а
+ аг1г а, а
- а„ а 3 а, а, а, а„; а, а15г а„ а,; а = а + г 3 а, = а, +
Аналогичная система может быть составлена относительно любого из символов. Эти системы уравнений определяют связи входов сумматоров с выходами элементов 4 памяти. Процесс декодирования начинается с гриходом импульса на вход 19 запуска устройства (фиг. За), который соответствует началу кодовой посылки. Этот импульс поступает на установочные входы блока 5 мажоритарных элементов 6 и устанавливает их в нулевое состоя— ние, а также на вход запуска блока 9 управления и устанавливает триггеры 16 и 18 в.единичное состояние.
Потенциал с выхода триггера 16 (фиг. Зб), поступая на вход сброса кольцевого регистра 1, устанавливает его в нулевое состояние и запрещает прохождение импульсов входного кода и импульсов разрешения выборки через .элементы И 13 и 14. Импульсы тактовой частоты поступают на вход одновибратора 12, который формирует а 2 1 г а =а +а а =а +а
О 2 э -. 1 21 а б + а2Б а ай + акр
a = а, + а2„; а„= а + а, !
35 по заднему фронту импульс записи необходимой длительности, Импульс с . выхода одновибратора 12 (фиг. Зв), поступая на входы разрешения записи, производит запись во все элементы 4
40 памяти нулевого значения информации, поступающей на их входы (фиг. Зд) с выхода элемента И 14. Запись про- изводится по нулевому адресу, формируемому на выходах кольцевого ре45 гистра 1. Одновибраторы 10 и 11 по переднему фронту импульса тактовой частоты (фиг. Зж) вырабатывают им:пульс выборки блока 3 элементов 4 памяти и блока 2 коррекции, который
50 в данном случае не проходит через закрытый элемент И 13. Задним фронтом импульса с одновибратора 12 триггер 16 устанавливается в исход ное состояние и снимает потенциал
55 запрета с элементов И 13 и 14, а триггер 17 устанавливается в единичное состояние. Потенциал с триггера 17 (фиг. Зг), поступая на уста3, 1249708 новочный вход кольцевого регистра I, переводит его в состояние 16000, что соответствует обработке символа a .
Задним фронтом. импульса с одновибра- Такт тора ll триггер 17 устанавливается в исходное состояние, а кольцевой регистр 1 переходит в режим последовательного сдвига. Элементы И 13 и 14 открь!ты разрешающим потенциалом с триггеров 16 и 18. "!2
Входной код с информационного входа 21 устройства (фиг. Зе) поступает на первые входы блока 7 сумматоров 8.
По переднему фронту импульсов тактовой частоты по.адресу, поступаки ему 15 с кольцевого регистра 1, производится выборка содержимого элементов 4 памяти и считанная информация поступает на вторые входы блока 7 сумматоров 8. 2О 17
После проведения операции "Чтение" по заднему фронту импульса тактовой частоты производится операция записи и значение разряда входного кода за- 1 писывается в блок 3 элементов 4 па- 25 мяти. В следующем такте цикл повторяется, причем в каждом такте по переднему фронту импульса тактовой частоты производится. сдвиг на один разряд влево содержания кольцевого ре гистра 1, состояние на выходах ко торого изменяется согласно табл. I.
I Таблица!
Продолжение табл. 1
О 0 0 I
0 О
1 0
1 ) О, 0
1! 1
1 1
1 О
1 О
1 0
1 ).
0 1
0 О
1 ) 0 1
О О .О О
1 01 1
О 1
1 0
24 1
25 0
26 I
Такт
1 1
О О
1 1
1 I
О I
О. аз
0 О 4р 27 1
О 0
О 0
2 О
3 0
4 0
5 0
28 1
29 0
45 30
О 1
1 О 1
О 0
1 0
1 0
31 0
0 I
0 1
О 0
1 0
О; 1
1 О
1 1
7 0
8.. О
9 1
10 0
Значения выходных разрядов кольцевого регистра
0 О
1 О
0 1
0 0
0 О
О. 1
1 0
О I
0 1
1 0
Значения выходных разрядов кольцевого регистра
l й, а В (В„(В
50 Выходные значения разрядов коль-., цевого регистра 1 (см. табл. 1) содержат признаки наличия информационных символов, которые на данный мо- . мент присутствуют в разряде последо55 вательного кода, при этом адресными . сигналами для блока 3 а . информаци1 ,онного символа являются выходные раз-! ряды кольцевого регистра 1, кроме б
Продолжение табл. 2
Такт
О О 1
0 О О 1
О О О
10 О
О О
О О ,1 0
О 1
О О
О О
1 О
О 1
1 О
1 О
0 1
О О
0 О
1 О
1 О
О 1 ! 1
1 . 1
1 1
1 1
1 1
1 1
О 1
l О
1 1
1 1
1 1
1 !
О.
О 1
1 О
23 1
24 .1
Т аблица 2
25 1
Такт
1 1
1 1
4 5 26
45 27
1 1
2 О
3 О
4 О
5 О
6 1
7 О
О О
1 О
О 1
О О
О О
О О
28 1
0 О
29 1
О О 50
30 1
О 1 .1 О
l 1
1 О
31 1
1 1 °
О,. 1
0 О
1 О
55 Некоторые особенности имеет случай декодирования последовательности ь + к символов, представляющих информационные символы, которые не имеО 1
1 О
5 !249708 разряда, содержащего признак наличия в слагаемом символа а,, например в рассматриваемом случае для символа ЫH»e Разряды з
Таким образом обеспечивается под- 5 ключение к входам блока 7 сумматоров обоих слагаемых — на вторые входы блока 7 поступает второе слагаемое 8 с входа устройства, на первые входы блока 7 первое слагаемое с элемен-,!О 9 тов 4 памяти, которое поступило раньше и было записано в блок 3.
В момент наличия на входах бло;ка 7 сумматоров 8 обоих слагаемых с блока,2 коррекции на управляющие входы.блока 7 сумматоров поступают импульсы сброса, распределение которых определяется наличием во входном 13 сигнапе символа, входящего в уравнение поверки информационного символа, соответствующего конкретному сумматору 8 блока 7. Распределение импульсов опроса для рассматриваемого случая представлено,в табл. 2.
16
Для реапизации такой функции блок 2 коррекции может быть построен на логических элементах или ПЗУ и результат сложения с выхода блока 7 сумматора поступает на вход блока 5 мажоритарных элементов 6, который после прихода последнего импульса вход:=,ного кода принимает решения методом голосования по большинству о значении информационного символа. Информация с выхода блока 5 мажоритарных элементов 6 поступает на выход устройства.
Значения выходных разрядов 40 блока коррекции
Значения выходных разрядов блока коррекции
1. 2 3 4 5
7 .1 49 ют второго слагаемого. Блок 2 коррекцией формирует для них.импульс опроса -блока 7 сумматоров 8 по их .поступлению на"второй вход блока 7 сумматоров, а с элемента 4 памяти в этом 5 случае по нулевому адресу поступает .нулевое значение информации. Запись нулевой информации производится в предыдущем такте по приходу импуль са начала преобразования .
1а
После 6бработки всех разрядов кода срабатывает элемент И 15 блока 9 управления. Задним фронтом. импульса с элемента И 15 триггер 18 устанавливается в исходное состояние и за крывает элементы И 13 и 14. Запись в -элементы 4 производится только ну.левой информации, опрос блока 7 сумматоров 8 не производится. Цикл. обработки кода, закончен.
1 Формула изобретения, 1. Устройство мажоритарного де( кодирования, содержащее блок управ- 25 ления,:блок сумматоров и блок мажоритарных элементов, выходы которого являются выходами устройства, а входы соединены с соответствующими, выходами блока сумматоров, тактовый
-вход блока управления подключен к
,входу синхронизации устройства, о.тл й.ч а ю щ е е с я тем,.что, с целью повьппения функциональной надеж. ности, в него введены блок коррекции, блок элементов памяти и кольце35 .вой регистр, тактовый вход которого подключен к входу синхронизации уст ройства, а информационные выходы со, единены с соответствующими адресными О входами блока элементов памяти, блока управления и блока коррекции, выходы блока коррекции подключены к соответствующим управляющим входам блока сумматоров, первые входы которого .,объединены с информационным входом блока управления и подключены к ин формационному входу устройства, вторые входы блока сумматоров подключе-, ны к соответствующим выходам блока
708 8 элементов памяти, вход разрешения выборки которого объединен с входом разрешения выборки блока коррекции и, подключен к первому выходу блока. уп-. равления,. второй выход которого соединен с входом разрешения записи блока элементов памяти, третий и чет вертый выходы блока управления соединены соответственно с входом сброса и установочным входом кольцевого регистра, информационные входы блока .элементов памяти подключены к инфор мационному выходу блока управления, вход запуска которого объединен с входами установки блока мажоритарных элементов и является входом запуска устройства.. 2. Устройство по и. 1, о т л и— ч а ю щ е е с я тем, что, блок управления содержит три триггера, три элемента И и три одновибратора, тактовый вход блока управления соединен с входами первого и второго одновиб раторов, выход первого одновибратора через третий одновибратор соединен с R †.входом первого триггера и первым входом первого элемента И, выход которого является первым выходом блока управления, выход второго одновибра-.тора соединен с R --входом второго триггера и является вторым выходом блока управления, Ъ -входы второго и третьего триггеров объединены и являются входом запуска блока управления, информационным входом и выходом которого являются соответственно первый вход и выход второго элемента И,. адресные входы блока управления соединены с соответствующими входами третьего элемента И, выход которого соединен с R -входом третьего триггера, выход которого соединен с вторыми входами первого и второго элементов И, выход второго триггера соединен с S -входом первого триггера и третьими входами первого и второго элементов И и является третьим выходом блока управления, четвертым выходом которого является выход первого триггера.
1249708
1249708
Составитель Г. Козуля
Техред В. Кадар Корректор А. Зимокосов
Редактор Н. Бобкова
Заказ 4339/59 Тираж 816 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб., д. 4/5
Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4
i 1 1
) I I
3 < (1 (