Устройство для вычисления модуля комплексного числа

Устройство для вычисления модуля комплексного числа

Иллюстрации

Показать все

Реферат

 

Изобретение относится.к вычислительной технике и может быть использовано в быстродействующих вычислительных устройствах, не отличающихся высокой точностью вычислений, но надежных в работе. Целью изобрете- .( НИН является повьшение достоверности вычисления модуля комплексного числа за счет введения аппаратного контроля по модулю пятнадцать. Процесс вычисления основан на приближенном вычислении модуля комплексного числа на трех С5гмматорах и коммутаторе и на одновременном преобразовании контрольных р азрядов компонентов комплексного числа на сумматоре по модулю пятнадцать и вычитателе по модулю пятнадцать. Сравнение на схеме сравнения значения модуля и контрольных разрядов показывает правильность функционирования устройства. 1 ил. SS сл

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (59 4 С 06 Р 7/552

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ (21) 3896414/24-24 (22) 16.05.85 (46) 30.01.87. Бюл. 11 4

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (72) А.В.Дрозд, E.Ë.Ïîëèí, В.В.Лебедь, В.Н.Лацин и В.С.Волощук (53) 681.325 (088.8)

1 (56) Авторское свидетельство СССР

У 1104505, кл. G 06 F 7/38, 1982.

Авторское свидетельство СССР

У 1233145, кл. G 06 Р 7/552, 1984. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ МОДУЛЯ КОМПЛЕКСНОГО ЧИСЛА (57) Изобретение относится к вычислительной технике и может быть использовано в быстродействующих вычисли„,SU 1287151 А 1 тельных устройствах, не отличающихся высокой точностью вычислений, но надежных в работе. Целью изобрете- .! ния является повышение достоверности вычисления модуля комплексного числа за счет введения аппаратного контроля по модулю пятнадцать. Процесс вычисления основан на приближенном вычислении модуля комплексного числа на трех сумматорах и коммутаторе и на одновременном преобразовании контрольных разрядов компонентов комплексного числа на сумматоре по модулю пятнадцать и вычита. теле по модулю пятнадцать. Сравнение на схеме сравнения значения модуля и контрольных разрядов показывает правильность функционирования устройства. 1 ил.

128715) Изобретение относится к области вычислительной техники и может быть применено в быстродействующих специализированных вычислителях.

Целью изобретения является повы- 5 шение достоверности вычисления модуля комплексного числа за счет введения аппаратного контроля.по модулю пятнадцать.

На чертеже представлена функцио!

О нальная схема предлагаемого устройства.

Устройство содержит регистр 1 действительной части, регистр 2 мни15 мой части, регистр 3 контрольных разрядов действительной части, регистр 4 контрольных разрядов мнимой части, первый 5, второй 6 и третий

7 сумматоры, сумматор 8 по модулю пятнадцать, первый 9, второй 10, 20 третий 11 коммутаторы, блок 12 свертки по модулю пятнадцать, вычитатель

13 по модулю пятнадцать, блок 14 сравнения, вход 15 действительной. части аргумента, вход 16 мнимой части аргумента, вход 17 контрольных разрядов действительной части, вход

18 контрольных разрядов мнимой части, выход 19 модуля, выход 20 признака сбоя устройства.

Устройство функционирует следую— щим образом.

В начальный момент времени в регистры 1 и 2, а также в регистры 3 и 4 заносятся и-разрядные мантиссы прямых кодов действительной а и мнимой Ь составляющих комплексного числа, а также контрольные коды — вычеты по модулю пятнадцать этих мантисс: ka u kb соответственно.

С выходов регистров 1 и 2 коды а и Ь подаются на входы первого 5, второго 6 и третьего ? сумматоров.

При этом на первые и вторые входы

45 сумматора 5 поступают соответственно код действительной составляющей и (п-2) старших разряда кода мнимой составляющей комплексного числа. На выходе второго сумматора 6 определяется результат сложения М! кода действительной составляющей со сдвинутым вправо на два разряда кодом мнимой

1 составляющей, т. е. MI = а + -b.

Два младших разряда Ъ кода b„ не участвующие в вычислении числа Ml, подаются на первый вход второго коммутатора 10.

На входы первого и второго аргументов третьего сумматора 7 поступают соответственно код мнимой составляющей и (и-2) старших разряда кода действительной составляющей комплексного числа. На выходе третьего сумматора 7 определяется ре1 зультат сложения М2 = Ъ + -а.

Два младших разряда а кода а, не участвующие в вычислении числа М2, подаются на второй вход второго коммутатора 10.

На вход первого слагаемого и ин— версный вход второго слагаемого второго сумматора 6 поступают соответственно коды а и Ь. При этом на выходе второго сумматора 6 вычисляет— ся разность кодов а и b, которая значением старшего разряда 3 указывает на соотношения величин, кодов а и Ь: при Зн=О, а Ь, при Зн=l, acb. Сигнал с выхода разряда Зн поступает на управляющие входы первого 9, второго 10 и третьего ll коммутаторов. На входы первого и второго аргументов первого коммутатора

9 поступают соответственно результаты сложения Мl и М2, снимаемые с выходов первого 5 и третьего 7 сумматоров.

Первый коммутатор 9 пропускает на выход результат сложения Ml если Зн=О, а>b, или М2, если Зн=l, т.е. асЬ.

Таким образом, на выходе коммутатора 9, являющегося выходом 19 модуля устройства, определяется величина

M= а + !/4Ь, если а Ь, Ь + 1/4а, если Ь а, Второй коммутатор 10 пропускает на выход два младших разряда Ь, если Зн=О, или два младших разряда а, если Зн=l, т.е. пропускает младшие разряды m меньшего из кодов а и Ъ, отбрасываемые при вычислении величины M.

С выходов регистров 3 и 4 контрольный код ka и циклически сдвинутый на два разряда контрольный код kb поступают на входы первого и второго аргументов сумматора 8 по модулю пятнадцать, который формирует код

КМ)=(Еа+2 КВ)шой15.

Код KMI с выхода сумматора 8 по модулю пятнадцать поступает непосредственно на вход первого аргумента

128715!

10

f5 и циклически сдвинутым на два разряда на вход второго аргумента третьего коммутатора 11. При этом на выходе третьего коммутатора 11 вычисляется код КМ. ! (1са+2 kb)mod!5, если атЬ, .- 1 2 (ka+2 kb)mod 1 5, если а Ь, или (ka+2 kb)modl5, если а>Ь, КМ= (kb+2 ka)modl5, если Ь>а.

Этот код поступает на вход уменьшаемого вычитателя 13 по модулю пятнадцать, на вход вычитаемого которого поступают младшие разряды m с выхода второго коммутатора 10. Вычитатель 13 по модулю пятнадцать координирует код КМ на величину отбрасываемых разрядов m, формируя при этом код КМ=(КМ-ш)шой15, являющийся вычетом по модулю пятнадцать величины M.

Код M с выхоДа первого коммутатора 9 поступает на выход 19 модуля устройства, а также на вход блока !

2 свертки по модулю пятнадцать, формирующего вычет по модулю пятнадцать ВМ.

Коды КМ и КМ 1 поступают соответственно на входы блока 14 сравнения, выполняющего сравнение указанных кодов по модулю пятнадцать и формирующего при этом на выходе сигнал контроля. Сигнал контроля поступает на контрольный выход 20 устройства.

При правильном функционировании устройства сравнение кодов КМ и КМ! приводит к установке значения сигнала контроля Исправно". Инверсное значение сигнала контроля указывает на неправильное функционирование устройства.

Ф о.р м у л а и з о 6 р е т е н и я

Устройство для вычисления модуля комплексного числа, -содержащее регистр действительной части, регистр мнимой части, регистр контрольных разрядов действительной части, регистр контрольных разрядов мнимой части, три сумматора, два коммутатора, причем входы действительной и мнимой частей аргумента устройства соединены с информационными входами регистра действительной части и регистра мнимой части соответственно, выход регистра действительной части соединен с входами первых слагаемых первого и второго сумматоров, выход

55 регистра действительной части соединен со сдвигом на два разряда в сторону младших разрядов с входом первого слагаемого третьего сумматора, вход второго слагаемого которого соединен с выходом регистра мнимой части, выход которого соединен с инверсным входом второго слагаемого второго сумматора и со сдвигом на два разряда в сторону младших разрядов — с входом второго слагаемого первого сумматора, выходы первого и третьего сумматоров соединены с первым и вторым информационными входами первого коммутатора соответственно, управляющий вход которого соединен с выходом знакового разряда второго сумматора и с управляющим входом второго коммутатора, первый и второй информационные входы которого соединены с выходами младших разрядов регистров действительной и мнимой частей соответственно, выход первого коммутатора является выходом значения модуля устройства, информационные входы регистров контрольных разрядов действительной и мнимой частей соединены с входами контрольных разрядов действительной си мнимой частей устройства соответственно, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности функционирования, в него дополнительно введены сумматор по модулю пятнадцать, вычитатель по модулю пятнадцать, блок свертки по модулю пятнадцать, третий коммутатор и схема сравнения, причем выход регистра контрольных разрядов действительной части соединен с входом первого слагаемого сумматора rо модулю пятнадцать, выход регистра контрольных разрядов мнимой части соединен со сдвигом на два разряда в сторону младших разрядов с входом второго слагаемого сумматора по модулю пятнадцать, выход которого соединен с первым информационным входом третьего коммутатора, выход сумматора по модулю пятнадцать соединен со сдвигом на два разряда в сторону старших разрядов с вторым информационным входом третьего коммутатора, управляющий вход которого соединен с выходом знакового разряда второго сумматора, выходы второго и третьего коммутаторов соединены с входами вычитаемого и уменьшаемого вычитателя по модулю пятнадцать, соответ5 1287151 6

Составитель С.Куликов

Редактор IO,Ñåðåäà Техред Л.Олейник Корректор Е Сирохман

Заказ 7718/52 Тираж б94 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

< твенно, выход которого соединен

< первым информационным входом схемы сравнения, второй информационный вход которой соединен с выходом блока сверкипо модулю пятнадцать,вход которого соединен с выходом первого коммутатора, выход блока сравнения является выходом признака сбоя устройства.