Оперативное запоминающее устройство с обнаружением ошибок

Оперативное запоминающее устройство с обнаружением ошибок

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к устройствам для чтения информации из запоминающих устройств , и может быть применено при создании надежных систем обработки данных. Цель изобретения - повышение надежности устройства. Устройство содержит регистр 1 адреса, входной регистр 2 информации , два выходных регистра 8 и 9 информации для хранения чисел в прямом и обратном кодах соответственно, одноразрядные блоки 7 памяти, блок 10 контроля, блок 3 синхронизации, элемент ИЛИ 4, элемент ИЛИ-НЕ 5, элементы И-ИЛИ 6. В устройстве осуществляется анализ его работоспособности по анализу информации, содержащейся в регистрах 8 и 9. 2 ил. ю со

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (191 (11) (5И 4 (1 11 С 29 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ: -

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТНЕННЫЙ1НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3858844/24-24 (22) 25.02.85 (46) 15.03.87. Бюл. № 10 (71) Харьковский институт инженеров железнодорожного транспорта им. С. M. Кирова (72) А. Т. Кулик, О. С. Попов, В. П. Унтилов и П. М. Бобров (53) 681.327 (088.8) (56) Патент США № 3344800, кл. 235 — 153, опублик. 1972.

Патент США № 3599146, кл. 340 — 146, опублик. 1971. (54) ОПЕРАТИВНОЕ ЗАПОМИНАЮ1ЦЕЕ

УСТРОЙСТВО С ОБНАРУЖЕНИЕМ ОШИБОК (57) Изобретение относится к вычислительной технике, в частности к устройствам для чтения информации из запоминающих устройств, и может быть применено при создании надежных систем обработки данных.

Цель изобретения — — повышение надежности устройства. Устройство содержит регистр 1 адреса, входной регистр 2 информации, два выходных регистра 8 и 9 информации для хранения чисел в прямом и обратном кодах соответственно, одноразрядные блоки 7 памяти, блок 10 контроля, блок 3 синхронизации, элемент ИЛИ 4, элемент ИЛИ вЂ” — НЕ 5, элементы И вЂ” ИЛИ б. В устройстве осуществляется анализ его работоспособности по анализу информации, содержащейся в регистрах 8 и 9. 2 ил.

1297117

Форму га изобретекия

Изобретение относится к вычислительной технике, в частности к устройствам для чтения информации из запоминающих устройств, и может быть применено при создании надежных систем обработки данных.

Цель изобретения — повышение надежности устройства.

На фиг. 1 изображена структурная схема оперативного запоминающего устройства с обнаружением ошибок: на фиг. 2 — структурная схема возможного варианта блока синхронизации.

Оперативное запоминающее устройство с обнаружением ошибок (фиг. 1) содержит регистр 1 адреса, входной регистр 2 информации, блок 3 синхронизации, элемент ИЛИ

4 и элемент ИЛИ вЂ” НЕ 5, элементы И вЂ” ИЛИ

6 — 6 (где k — число разрядов устройства), одноразрядные блоки 71 — 7 памяти, первый выходной регистр 8 информации, хранящий информацию в прямом коде, второй выходной регистр 9 информации, храняший информацию в обратном коде, блок 10 контроля, имеющий управляющий вход i!. Ре гистры 8 и 9 выполнены соответственно нз триггерах 12i — 12г и 13i — -13». Блок выполнен на сумматорах 14i — 14 по модулю два.

Устройство имеет вход 15 записи, вход 16 синхронизации, информационный вход 17, адресный вход 18 и выход 19 Блок 3 синхронизации содержит (фиг. 2) триггеры 20—

22 и элементы 23 — 25 задержки.

Устройство работает следующим образом.

В исходном состоянии регистры 1, 2 8 и 9 находятся в нулевом состоянии, в блоках 7 записана нулевая информация (здесь и далее индекс 1(в цифровьгх позициях опущен).

Рассмотрим работу устройства на примере записи числа 10...1 по первому адресу.

Из внешнего устройства (не показано) на входы 15, 17 и 8 устройства поступают соответствующие сигналы «Запись»,«Информация» и «Адрес», по которым происходит запись указанного числа 10...1 в блоки 7 по первому адресу. Далее по сигналу «Считывание», поступающему на вход 16, и «Адрес», поступающему на вход 18, происходит считывание из блоков 7 по первому адресу числа !0...1 в регистр 8.

Сигнал «Считывание» с входа 16 поступает также на вход блока 3 и задним фронтом запускает его. При этом на первом выходе блока 3 вырабатывается сигнал «Запись 1», с помощью которого в блоки 7 происходит запись инверсного числа 01...0, гак как элементы И вЂ” ИЛИ 6 оказываются открытыми для прохождения сигналов с инверсных выходов триггеров 12 регистра 8 что легко проследить по чертежу, при этом на регистре 1 сохраняется код первого адреса).

После прохождения сигнала «Запись 1» на втором выходе блока 3 вырабатывается сигнал «Считывание 1», с помощью котороr

1«

2О

30 a происходит считывание из блок"L 7 в регистр 9 инверсного числа 01...0. !аким образом в регистрах 8 и 9 записываются соответственно числа 10...1 и

01...0, которые поступают на входы блока

10, в котором производится сложение по модулю два этих чисел.

Далее происходит восстановление исходного числа. Для этого на третьем выходе блока 3 вырабатывается сигнал «Запись 2», с помощью которого в блоки 7 происходит запись прямого числа 10...1, так как элементы И вЂ” ИЛ1Л 6 оказываются открытыми для прохождения сигналов с прямых выходов триггеров 12 регистра 8.

По сигналу «Запись 2», поступающему на вход 11 блока 10, происходит выдача содержимого блока 10 на выход 19 устройства. При правильной работе блоков 7 на выходе каждого из сумматоров 14 должен присутствовать сигнал высокого уровня.

Если на выходе хотя бы одного из сумматоров !4 будет обнаружен сигнал нулевого уровня, то блок 10 зафиксирует это как ошибку и по сигналу «Запись 2» выдаст на вьгход . 9 сигнал неисправности.

Оперативное запоминающее устройство с обнаружением ошибок, содержащее входной регистр информации, вход которого является информационным входом устройства, первый выходкой регистр информации, блок контроля, регистр адреса, вход которого является адресным входом устройства, одноразрядные блоки памяти, адресные входы которых подключены к выходам регистра адреса, а выходы — к информационным входам первого выходного регистра информации, управляющий вход которого является входом синхронизации устройства, отличаюигееся тем, что, с целью повышения надежности устройства, в него введены второй выходной регистр информации, элементы И вЂ” ИЛИ, элемент ИЛИ, элемент ИЛИ—

НЕ и блок синхронизации, первый выход которого подключен к первым входам элемента ИЛИ, элемента ИЛИ вЂ” НЕ и элементов И вЂ” ИЛИ, второй вход блока синхронизации соединен с вторыми входами элемента ИЛИ, элемента ИЛИ вЂ” НЕ, элементов

И вЂ” ИЛИ и управляющим входом блока контроля, третий выход блока синхронизации подключен к третьему входу элемента ИЛИ—

HE и входу синхронизации второго выходного регистра информации, информационные входы которого соединены с выходами одноразрядных блоков памяти, четвертый вход элемента ИЛИ вЂ” НЕ подключен к входу блока синхронизации и входу синхронизации устройства, пятый вход элемента ИЛИ вЂ и третьи входы элемента ИЛИ и элементов И вЂ И являются входом записи уст1297117

Составитель В. Рудаков

Редактор Н. Горват Техред И. Верес Корректор М. Самборская

Заказ 595/55 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 ройства, четвертый — шестой входы элементов И вЂ” ИЛИ подключены соответственно к выходам входного регистра информации и прямым инверсным выходам первого выходного регистра информации, выходы элементов

И вЂ” ИЛИ, элемента ИЛИ и элемента ИЛИ—

НЕ соединены соответственно с информационными входами, входами записи-чтения и входами выбора кристалла одноразрядных олоков памяти, прямые выходы первого и выходы второго выходных регистров информации соединены с информационными входами блока контроля, выход которого является выходом устройства.