Пересчетная схема в коде фибоначчи

Пересчетная схема в коде фибоначчи

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при подсчете импульсов в коде Фибоначчи. Целью изобретения является повышение быстродействия. Для этого устройство содержит 1К-триггеры, элементы И, элементы РШИ и злементы НЕ. Изобретение позволяет сократить объем оборудования, что приводит к повышению надежности. 2 ил. м 4 О5 SJ

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИ Х

РЕСПУБЛИК

2467 А1 (19) (И) (50 4 Н 03 К 23/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3891609/24-24 (22) 29,04.85 (46) 07.07.87. Бкщ. 925 (71) Научно-производственное объединекие космических исследований при

АН АЗССР (72) Ф.А.Мамедов, Я.А.Мамедов, И.З.Животовский и M.À.Èìàíîâà (53) 621.374.32 (088.8) (56) Авторское свидетельство СССР

Ф 577682, кл. Н 03 К 23/00, 1976. (54) ПЕРЕСЧЕТНАЯ СХЕМА В КОДЕ ФИБОНАЧЧИ (57) Изобретение относится к вычислительной технике и может быть использовано при подсчете импульсов в коде

Фибоначчи, Целью изобретения является повышение быстродействия. Для этого устройство содержит IK-триггеры, элементы И, элементы ИЛИ и элементы НЕ. Изобретение позволяет сократить объем оборудования, что приводит к повышению надежности. 2 ил.

13224б 7 2

Изобретение относится к импульсной технике и может быть использовано для счета импульсов в коде Фибоиаччи.

Цель изобретения -- повышение быстродействия пересчетной схемы. 5

Па фиг. 1 представпена бпок-схема предлагаемой пересчетной схемы; на фиг,2 — эпюры, характеризующие рабо-. ту пересчетной схемы.

Пересчетная схема содержит П - 1О триггеры 1, 1, !. 2 и 1 ° 3, элементы И 2 и 3, элемент ИЛИ ч, элементы 11Е 5 и б, выход 7 переноса, управляющий выход 8„счетный вход 9, управляющий вход 10, вход 11 сброса, информационные выходы 12 пересчетной схемы.

Пересчет ная схема функционирует следующим образом.

Для увеличения разрядности общей 20 схемы ряд TIeyec«eYных схе-:I .объединяются следующим образом, Выход 7 переноса каждой пересче.гной схемы соединяетсл со счетным входом 9 последующей пере счетной схемы, управляющий выхоц 8 — с. управляющим входом 10 предыдущей, входы 11 сброса объединяются, L исходном состоянии IK-триггеры 1 пересчетных схем находятся в нулевых с ОстОЯниЯх, При нулевОм с О(т ОЯнии всех IK-.триггеров пересчет ных схем на входе 10 первой пересчетной схемы присутствует сигнал логической !" с выхода 8 второй пересчетной схемы, 35

При поступлении пер вого тактового импутпса на вход 9 первой пересчетной схемы IK-.òðèããåð 1.1 (фиг. 2б) устанавливается в состояние логической

"1" (фиг,2в), так как на его I- и 40

К-входах присутствуют сиг налы логи-ческой н1, поступающие с. инверсного выхода IK-триггера 1,2. Этот же импульс записывает нуль в IK-триггер

1.2 (фиг.Зг) > так как на его втором

I-входе присутствует сигнал логичесIIQI e "0", подава(мый да JK-триггера 1,, I, а на К-входах присутствуют сигналы логической "1", подазаемые с инверсных выходов 1 К-- ч0 триггеров 1,„1 и 1,3„ IK-триггер 1.3 находится в режиме хранения предыдущего состояния (фиг.2д)., так как на его втором I-входе и на третьем К--входе присутствуют сигналы логического 55

Н 1I

О, подаваемые соответственно с прямых выходов . 1К-трчггерсв 1.1 и 1.2.

Иа выходе пересчетной схемы устанавливается код 000001.

При поступлении второго тактового импульса уровни сигналов íà I- и Квходах 3 К вЂ тригге 1.1 соответствуют состоянию логической "1", поэтому он переключается в противополажное состсяние логического 10 (фиг.2в), Так как в предыдущем такте

fK-триггер 1,.1 находился в состоянии логической "1", IK-триггер 1,3 в состоянии логического "0" и íà I-входах

IK-триггера 1.2 присутствовали сигналы логическои "1", а на втором

К-входе сигнал логического "0", подаваемый с инверсного выхода IK-триггера 1. 1, в ТК-триггер 1,2 записывается единица (фиг.Зг). IK-триггер 1.3 находитс» в режиме записи нуля (фиг,2д)., так как на его К-входах присутст уют сигналы логической "1." с прямого выхода IK — триггера 1,1, с инверсного выхода IK-триггера 1.2 и с входи 10 пересчетной схемы, а на еТ о втором I — входе присутствует сигнал логического "0 с прямого выхода П<-триггера 1.2. На выходе пересчетной схемы устанавливается код 000010, Перед поступлением третьего тактового импульса на I- и К-входах

II<-триггера 1. 1 присутствуют сигналы логического 0" с инверсного выхода IK-триг T ера 1, 2, ча К-входах

IK-триггера 1. 2 — сигналы логической н н

1, подаваемые с инверсных выходов

IK-триггеров 1. 1 и 1.3, à íà I-входе

IK-триггера 1„2 — сигнал логического 0 с прямого выхода К вЂ триггера 1.2. Ha I-входах IK-триггера i 3 присутствуют сигналы логической "1", подаваемые соответственно с инверсного выхода IK-триггера 10, с прямого выхо,a IK-триггера 1 ° 2 и с входа 1О псресчетной схемы, а на третьем К-входе IK-триггера !.3 присутствует сигнал логического "0" с прямого выхода ):K-триггера 1,1, Таким образом, ТК-триггер 1,! находится в режиме хранения предыдущегс состояния (фиг.2в), IK-триггер 1.2 — в режиме записи нуля (фиг,2г,l, à IK — триггер 1„3 — в режиме записи единицы (фиг.2д), Третий тактовый импульс устанавливает на выходе пересчетной схемы код 000100, Перед поступлением четвертого так— тового импульса ТК-триггер 1,! находится в режиме записи единицы (фиг.2в), так как на его I- и К-входах присутствует .игнал логической "!" с инверсного вьгхода IK-триггера, IK-триггер

13224

1,2 находится в режиме хранения предыдущего состояния (фиг.2г), обусловленного наличием сигнала логического

"0" на его втором Е-входе с прямого выхода IK-триггера 1.1 и на его первом и третьем К-входах с инверсного выхода IK-триггера 1.3. Последний так— же находится в режиме хранения предыдущего состояния (фиг,2д)„ обусловленного наличием сигнала логического "0 f0 на его третьем К-входе с прямого выхода IK-три-гера 1,1 и на его втором

Е-входе с прямого выхода IK-триггера 1.2. Таким образом, четвертый тактовый импульс изменяет состояние толь-f5 ко IK-триггера 1.! (фиг.2в). На выходе пересчетной схемы устанавливается код 000101, Перед поступлением пятого тактового импульса (фиг,2б) IK òðèããåðû пер 20 вой пересчетной схемы находятся в ре-. жимах: IK-триггер 1.1 — в счетном режиме (фиг.2в), IK-триггер 1.2 — в режиме хранения предыдущего состояния (фиг,2г), IK-триггер 1.3 — в режиме 25 записи нуля (фиг.2д),,На первом, втором и третьем входдах первого элемента И 2 присутству— ют сигналы логической 1, подаваемые 30 соответственно с прямых выходов IK— триггеров 1.! и 1.3 и входа 1Î пересчетной схемы. Таким образом, пятый тактовый импульс устанавливает все

ЕК-триггеры первой пересчетной схемы в исходное состояние и через .первый элемент И 2 и первый элемент НЕ 5 с выхода 7 первой пересчетной схемы поступает на вход второй пересчетной схемы (фиг,2е). При этом IK-триггер !.1 второй пересчетной схемы устанавливается в единичное состояние (фиг.2ж). На выходе пересчетной схемы устанавливается код 001000, При этом на выходе 8 второй пересчетной схемы 45 появляется сигнал логического "0, поступающий на вход 10 первой пере-. счетной схемы.

Шестой тактовый импульс аналогично устанавливает IK-триггеры первой пеэО ресчетной схемы в состояние: IK-триг. гер 1,1 в состояние логической "1", IK-триггеры 1.2 и 1 ° 3 свое состояние не изменяют. На выходе пересчетной схемы устанавливается код 001001, Седьмой тактовый импульс устанавливает IK-триггеры первой пересчетной схемы в состояние: ХК-триггер 1,1 в состояние логического "0", IK-тригЬ7 4 гер 1.2 в состояние логической "!", IK-триггер 1.3 свое состояние не изменяет. На выходе пересчетной схемы устанавливается код 001010.

В этом состоянии на первом и втором входах второго элемента И 3 первой пересчетной схемы присутствуют сигналы логической "1, подаваемые соответственно с прямого выхода 12

IK-триггера и с выхода второго элемента HF. 6.

Перед приходом восьмого тактового импульса IK- триггеры первой пересчетной схемы находятся в режимах: IKтриггер 1.1 — в режиме хранения предыдущего состояния, IK-триггер 1,2 в режиме записи нуля, IK-триггер 1.3— в режиме хранения предыдущего состояния, обусловленного наличием сигнала логического 0" на его третьем I- u первом К-входах, подаваемого на вход IO с второй пересчетной схемы. Таким образом, восьмой тактовый импульс устанавливает все IK-триггеры первой пересчетной схемы в исходное состояние и с выхода 7 первой пересчетной схемы поступает на вход 9 второй пересчетной схемы, На выходе пересчетной схемы устанавливается код 010000.

В дальнейшем работа пересчетной схемы осуществляется аналогично.

С поступлением внешнего сигнала на вход 11 сброса IK-триггеры всех пересчетных схем устанавливаются в нулевое состояние, после чего пересчетная схема готова для нового цикла счета.

Формула изобретения

Пересчетная схема в коде Фибоначчи, содержащая первый, второй и тре— тий триггеры, входы сброса которых объединены и подключены к входу сброса пересчетной схемы, первый элемент И, первый вход которого является управляющим входом пересчетной схемы, единичные выходы триггеров являются информационными выходами пересчетной схемы, инверсный выход первого триггера является управляющим выходом пересчетной схемы, прямой выход второго триггера соединен с первым входом второго элемента И, выход которого соединен с первым входом элемента ИЛИ, отличающаяся тем, что, с целью повышения быстродействия пересчетной схемы, в нее введены элементы НЕ, прямой выход первого триггера подключен к второму входу первого эле13224б7

Составитель Н, Бочарова

Редактор И„Горная Техред A.Kðàâ÷óê Корректор М.Демчик

Заказ 2878/55 Тираж 901 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раупская наб,, д. 4/5

Производственно †полиграфическ предприятие, г. Ужгород, ул. Проектная, 4 мента И, первому I-входу второго триггера и первому К-входу третьего триггера, первый К-вход второго триггера . и первый I-вход третьего триггера объединены и подключены к инверсному выходу первого триггера, прямой выход второго триггера подключен к второму

I-входу третьего триггера, инверсный выход второго триггера подключен к второму К-входу третьего триггера и 10

I- и К-входам первого триггера, прямой выход третьего триггера подключен к третьему входу первого элемента И, выход которого подключен к второму входу элемента ИЛИ, выход которого че.15 () реэ первый элемент НЕ подключен к выходу переноса пересчетной схемы, инверсный выход третьего триггера подключен к вторым и третьим I- и К-входам второго триггера, третьи I- u

К-входы третьего триггера и вход второго элемента НЕ объединены и подключены к управляющему входу пересчетной схемы, выход второго элемента НЕ подключен к второму входу второго элемента И, синхровходы триггеров, четвертый вход первого элемента И и третий вход второго элемента И объединены и подключены к счетному входу пересчетной схемы.