Арифметическое устройство для выполнения операций над несколькими числами

Арифметическое устройство для выполнения операций над несколькими числами

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике. Целью изобретения является повышение достоверности контроля операций последовательного Умножения, деления и сложения, выполняемых величин со старших разрядов . С этой целью в устройство, содержащее согласно основному изобретению решающие (операционные) блоки 1,, 1, ... 1 , блок 2 синхронизации, 1А.N коммутатор 3, блок 4 формирования результата, рЕгистр 6 конца операции, блок 7 сравнения кодов, регистр 8 задержсдвига и элементы 9, ...9, ки, введен блок 5 регистрации ошибок, первый и второй информационные входы которого соединены с выходом коммутатора 3, а тактирующий вход и группа адресных входов блока 5 подключены соответственно к четвертому выходу блока 2 и группе выходов регистра 6. 3 ил. с S (Л 00 4 00 00 ьо N3 гч . J

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1348822 А 2 (1)4 С 06 F 7/38, 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ .

К ABTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 662936 (21) 4064317/24-24 (22) 28.03.86 (46) 30. 10.87. Бюл. || - 40 (71) Киевский политехнический институт им.50-летия Великой Октябрьской социалистической революции (72) В.И.Жабин, В.Н.Лорожкин и Н.П.Миргородская (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 662936, кл. G 06 F 7/38, 1979. (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО ДЛЯ

ВЪ|ПОЛНЕНИЯ ОПЕРАЦИЙ НАЛ НЕСКОЛЬКИМИ

ЧИСЛАМИ (57) Изобретение относится к вычислительной технике. Целью изобретения является повышение достоверности контроля операций последовательного умножения, деления и сложения, выполняемых величин со старших разрядов. С этой целью в устройство, содержащее согласно основному изобретению решающие (операционные) блоки

1 1 ... 1, блок 2 синхронизации, н коммутатор 3, блок 4 формирования результата, регистр 6 конца операции, блок 7 сравнения кодов, регистр 8 сдвига и элементы 9, ...9„, задержки, введен блок 5 регистрации ошибок, первый и второй информационные входы которого соединены с выходом коммутатора 3, а тактирующий вход и группа адресных входов блока 5 подключены соответственно к четвертому выходу блока 2 и группе выходов регистра 6.

3 ил.

1348822

Изобретение относится к вычислительной технике и является усовершенствованием известного устройства по основному авт.св. У 662936.

Целью изобретения является повышение достоверности выполнения операций последовательного умножения, деления.и сложения, выполняемых начиная со старших разрядов. 10

На фиг. 1 представлена функцио" нальная схема арифметического устройства для выполнения операций над нескольними числами; на фиг. 2 — функциональная схема блока регистрации ошибок; на фиг. 3 — функциональная схема блока синхронизации.

Для представления результата в решающих (операционных) блоках для выполнения операций над несколькими числами применяют избыточную двоичную позиционную систему счисления с цифрами — 1, О, 1. Входные операнды представлены в такой же системе счисления, и, кроме того, их коды удов- 25 летворяют условию чередуемости значащих (т.е. отличных от нуля) цифр с разными знаками. Например, они могут быть представлены так:

9 —, — 13 — О, 11311, . О, 10111. э

Однако они не могут иметь вид:

О 01111.

13

О Oi ) 1

32

Выходы каждого решающего (операционного) блока 1 „(j = 1, N-1) подключены к группе входов решающего 40 блока 1 а выходы решающего блока

ji>

1 соединены с группой входов решающего блока 1,. Группа выходов блока 2 синхронизации подключена к тактирующим входам решающих блоков 1„ — 1 выходы которых через коммутатор 3 соединены с информационными входами блока 4 формирования результата и информационными входами блока 5 регистрации ошибок. Выход блока 2 подключен в тактирующему входу блока 4 формирования результата и тактирующему входу блока 5 регистрации ошибок, адресные входы которого соединены с выходами регистра 6 конца операции, которые подключены к управляющим входам коммутатора 3 и к одной группе информационных входов блока 7 сравнения кодов, вторая группа информационных входов которого соединена с выходами регистра 8 сдвига. Выход блока 7 сравнения кодов подключен к управляющему входу блока 4 формирования результата. Выход каждого

j ro разряда регистра 8 (j = 1 N) подключен к управляющему входу решающего блока 1,, а управляющий вход регистра 8 соединен с одним выходом блока 2. К одному информационному входу каждого решающего блока 1

J (j=2, N) через элементы 9;, задержки подключены входные шины операндов

10„+,, а входные шины операндов 10, и 10 подключены к двум соответству2 ющим информационным входам решающего блока 1 . Управляющая шина 11 под1 ключена к цепи выдачи кода регистра

6 конца операции. Информационная шина 12 является выходом блока 5 регистрации ошибок. В качестве решающих блоков 1, -1 н используют блоки, позволяющие совмещать во времени процессы пбразрядного ввода операндов и поразрядного формирования результата, начиная со старших разрядов. Блоки 3, 6-9 могут быть реализованы на микросхемах серии К155. Блок

4 формирования результата может быть построен как накапливающий сумматор кодов цифр избыточной системы счисления с учетом их весов по правилам неизбыточной системы счисления.

Блок 5 регистрации ошибок (фиг. 2) содержит первый и второй элементы

ИЛИ 13 и 14, первый-четвертый элементы И 15-18, третий элемент ИЛИ 19, первый триггер 20, пятый 21 и шестой

22 элементы И, четвертый элемент ИЛИ

23, второй триггер 24, седьмой элемент И 25, пятый элемент ИЛИ 26 и третий триггер 27 и имеет первый и второй разряды информационных входов

28 и 29 и тактирующий вход 30. Входы элементов ИЛИ 13, 14 соединены с выходами регистра 6, а выходы — с нервыми входами элементов И 15, 18 и

И 16, 17, соответственно. К вторым входам элементов И 15, 17 и И 16, 18 подключены информационные входы 28, 29 блока 5 соответственно. Выходы .ламент".â И 15, 16 соединены с входами . емента ИЛИ 19, выход которого соединен с установочным входом КЯ".рнггера 20 и вхолами элеменгов И 21, ?2, Выходы элементов И 17, 18 соединены с входами элемента ИЛИ 23, иихф!z которого подключен к входу

1348822 сброса RS-триггера 20, информац»о«ному входу D-триггера 24 и входам элементов П 25, 22. Прямой выход

RS-триггера 20 соединен с входом элемента И 21, выход которого соединен с входом элемента ИЛИ 26, к второму входу которого подключен выход элемента И 22 ° Прямой выход

D-триггера 24 соединен с входом элемента И 25 и с информационным входом

D-триггера 27, а прямой выход последнего подключен к входу элемента И 25.

Выход элемента И 25 соединен с входом элемента И 26, выход которого является выходом блока 5 регистрации ошибок. Синхровходы RS-триггера 20, D-триггеров 24, 27 подключены к входу 30, Блок 5 регистрации ошибок может быть реализован на микросхемах серии К155. Переключение триггеров

20, 24 и 27 осуществляется по перепаду тактирующего (синхро) сигнала.

Блок 2 синхронизации (фиг. 3) содержит тактовый генератор 31, счетчик 32 и элемент И 33.

Пусть необходимо выполнить последовательность, состоящую из k двуместных операций. Если число операций, образующих последовательность, равно числу решающих блоков 1, т,е.

k=N, то последовательность операций выполняется за один цикл. Если же

) N, то процесс вычисления услов11о разбивается на несколько циклов, в каждом из которых выполняется не более N операций. .В первом цикле вычислений на входные шины операндов 10

10 поступает первая группа, hl "1 включающая 3+1 операндов, представленных последовательным кодом. В последующих циклах на входные шины операндов 10 — 10 1 поступают группы из у 11 1 операндов (в последнем цикле число операндов может быть меньше N).

Число И выбрано таким, что к моменту появления первого разряда промежуточного результата на выходах решающего блока N решающий блок 1

1 оказывается свободньгм.

В каждом цикле вычислений после выполнения 1+1 очередных тактов сигналу блока 2 осуществляется сдвиг

"1" в регистре 8 на один разряд вправо и в результате этого на управляющий вход блока 1 с номером j поступает единичный сигнал с выхода

j-ro разряда регистра 8. Этот сигнал тактируется сигналами блока 2, поступающ»м» 1 .;1 опреде Iellill le такт»рующ11е ш»ны блоков 1 — 1 в результате чего

1 1 э

j é блок 1 уГ танавливается в исходное состояние для в1.1полнения определен5 ной операц»» неГ1осрсдс гвен11о перец 1 аlс ГQM поп туп. 1е11» 1 н;1 гo 11 .o;Iû первых разрядов операндов данной о»ерац»».

Таким образом, в мо»ент форм»рования первого разряда промежуточного результата в j ì блоке 1 пр»сутствует единичный сигнал на выходе 1-го разряда регистра 8. В последнем цикле работы после сдвига "1" в разряд с номером с регистра 8 решающ1Г11 блок с номером с начинает выполнять последнюю операцию в заданной последовательности и на его выходах в каждом

20 последующем такте присутствуют очередные разряды окончательного результата; так как в исходном состоянии в регистре 6 конца операции записана "1" в разряде с номером с -, то

25 после сдвига "1" в регистре 8 в разряд с номером с блок 7 сравнения кодов выдает на управляющий вход блока 4 формирования результата сигнал, соответствующий равенству

g0 кодов, который инициирует начало работы блока 4. В этом случае очеред1гые разряды окончательного результата с 1зыходов блока 1 с номером через коммутатор 3, котор IM viipRB ляет регистр 6, поступают на инфор35 мационные входы блока 4, где осуществляется преобразование последовательного избыточного кода результата в неизбыточный параллельныи код, и поступают на вход блока 5 регистра40 ци» оп1ибок для анализа правильности работы устройства. В случае обнаружен»я ошибки сигнал с блока 5 поступает на шину 12.

Ре111а:.щпе блоки . „, 1 ... (т, е. а:. с нечетными номерами) функционируют таким образом, что цифры кода резуль-,àòà дяя каждого блока удовлетворяют требованиям: после каждой цифры 1 следует — 1 (не более двух -1 подряд).

Решающ»е блок» 1, 1 ... (т.е. с четными номерами, функционируют таким образом, что после каждой 1«>pII результата — 1 сле ует 1 (lie более двух подряд).

В случае нечетного V цепочка pellialoIIi,1х блоков 1 дог- .-гняется до четного числа решающ»м блоком 1 BIIIIcIJIIIRi<111»м

1348822 функцию Е =Х, выход которого подключ гется к входам решающего блока 1.

Цифрь1 1, О, T на входах и выходах блоков 1, 1 ... представлены сигУ налами на двух шинах соответственно в виде 10, 00, 01, Цифры на входах и выходах решающих блоков 1, 1 У представлены сигналами на двух шинах соответственно 01, 00, 10.

Блок 5 регистрации ошибок подключен к выходам коммутатора 3 для анализа цифр кода результата. В зависимости от номера д разряда (нечетный или четный), т.е. оттого с какого из решающих блоков 1, 1 или 1

1 Ф

1 ...,поступают цифрй кода результата, элементы И 15-18 и ИЛИ 19,23 пропускают цифры результата соответственно в представлении 01, 00, 10 или 1О> 00, 01 (первый разряд соответствует входу 28, второй — 29).

Цепочка, состоящая иэ D-триггеров

24, 27 и элемента И 25, обнаруживает в коде контролируемого результата три подряд T или 1 (в зависимости от номера d. разряда), RS-триггер 20 и элемент 21 позволяет обнаружить два положительных или отрицательных разряда беэ -1 или 1 между ними соответственно. Элемент И 22 обнаруживает одновременное появление в коде контролируемого результата положительных и отрицательных разрядов.

Сигнальг ошибок с элементов И 21, 22, 25 поступают на входы элемента

ИЛИ 26, выход которого является выходом блока 5.

Формула из об ре те ния

Арифметическое устройство для выполнения операций над несколькими числами по авт.св. 11 662936, о тл и ч а ю щ е е с я тем, что, с целью повышения достоверности выполнения операций последовательного умножения, деления и сложения, выполняемых начиная со старших разрядов операндов, оно содержит блок регистрации ошибок, информационный вход которого соединен с выходом коммутатора, тактируюший вход и группа адресных входов блока регистрации ошибок подключены -.сответственно к четвертому выходу блока синхронизации группе выходов регистра конца операции, а выход ошибки блока регистра5

55 ции ошибок является выходом ошибки устройства, причем блок регистрации ошибок содержит семь элементов И, пять элементов ИЛИ и три триггера, при этом входы первого и второго элементов ИЛИ соединены соответственно с нечетными и четными адресными входами группы адресных входов блока регистрации ошибок, первый и второй входы и выход первого элемента И подключены соответственно к первому разряду информационного входа блока регистрации ошибок, выходу первого элемента ИЛИ и первому входу третьего элемента ИЛИ, первый и второй входы и выход второго элемента И соединены соответственно с вторым разрядом информационного входа блока регистрации ошибок, выходом второго элемента

ИЛИ и вторым входом третьего элемента ИЛИ, выход которого подключен к установочному вхочу первого триггера, первый и второй входы и выход третьего элемента И соединены соответственно с первым разрядом информационного входа блока регистрации ошибок, выходом второго элемента ИЛИ и первым входом четвертого элемента

ИЛИ, первый и второй входы и выход четвертого элемента И подключены соответственно к второму разряду информационного входа блока регистрации ошибок, выходу первого элемента ИЛИ и второму входу четвертого элемента

ИЛИ, выход третьего элемента ИЛИ соединен также с первыми входами пятого и шестого элементов И, выходы которых подключены соответственно к первому и второму входам пятого элемента ИЛИ, второй вход пятого элемента И соединен с прямым выходом первого триггера, выход четвертого элемента ИЛИ подключен к входу сброса первого триггера, информационному входу второго триггера, второму входу шестого элемента И и первому нходу седьмого элемента И, второй и третий входы и выход которого соединены соответственно с прямыми выходами второго и третьего триггеров и третьим входом пятого элемента ИЛИ, выход которого является выходом блока реги:.трации ошибок, информационный вхоц третьего триггера подключен к прямому выходу второго триггера, а сивхровходы всех триггеров сог динены тактирующим вх, дом б:гока регистрации ошибок.

1348822

"й-r

Составитель И. Хазова

Техред А.Кравчук Корректор М. немчик

Редактор Н. Слободяник

Заказ 519!/48

Тираж 670 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, К-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4