Устройство для выполнения матричных операций

Устройство для выполнения матричных операций

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычисТгительной техники и может быть использовано в специализированных вычислительных машинах и устройствах обработки данных. Цель изобретения - расширение функциональных возможностей устройства за счет вьтолнения дополнительных операций и повьш1ение быстродействия . Цель достигается тем, что в устройстве, содержащем тр однотипных процессорных элементов, где m и р - размерность матриц А и В соответственно , имеющих три perHctpa, умножитель и сумматор, в каждый процессорный элемент введены два регистра, ;три триггера, элемент И и элемент . И-НЕ. Особенностью функционирования устройства являются параллельно-поточная организация вычислений, синхронность исполнения различных частей алгоритма. 3 ил. с ю (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК и9> SU ru) 1 11 y G 06 F 15/347

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4134886/24-24 (22) 15.10.86 (46) 15.04,88. Бюл. - 14 (72) В.П. Якуш, С.Г. Седухин, В.А. Мищенко, Л.Б. Авгуль и О. В ° Подрубный (53) 681.325(088.8) (56) Авторское свидетельство СССР и 1236500, кл. G 06 F 15/347, 1984.

Заявка Великобритании Ф 2144245, кл. G 06 F 7/52, опублик. 1985. (54) УСТРОЙСТВО ДЛЯ ВЫПОЛНЕНИЯ МАТРИЧНЫХ ОПЕРАЦИЙ (57) Изобретение относится к области

:вычислительной техники и может быть использовано в специализированных вычислительных машинах и устройствах обработки данных. Цель изобретения расширение функциональных возможностей устройства за счет выполнения дополнительных операций и повышение быстродействия. Цель достигается тем, что в устройстве, содержащем mp однотипных процессорных элементов, где m и p — размерность матриц А и В соответственно, имеющих три регистра, умножитель и сумматор, в каждый процессорный элемент введены два регистра,,три триггера, элемент И и элемент .

И†HE. Особенностью функционирования устройства являются параллельно-поточная организация вычислений, синхронность исполнения различных частей алгоритма ° 3 ил.

13888

I i- m, о

dn =сц +ацЬ„.

Изобретение относится к вычислительной технике и может быть использовано в специализированных вьтчислительных машинах и устройствах обработки данных для выполнения над мат5 рицами операции С + АВ.

Цель изобретения — расширение функциональных возможностей устройства за счет выполнения дополнительных операций и повышение его быстродействия.

На фиг.! представлена структурная схема устройства для выполнения матричной операции С + АВ с размерностью !5 матриц: А-(Зх2); В-(2х4); С-(3х4), для т = 3, п = 4 и р = 2; на фиг,2 функциональная схема. соединенных 4 процессорных элементов; на фиг. 3 временные диаграммы работы устройст- 20 ва.

Устройство для выполнения над матрицами операции С + АВ (фиг.l) для

m = 3, n = 4 и р = 2 содержит информационные входы 1,, и 1 первой группы, информационные входы 2„

2,, 2, и 2э, второй группы, информационные входы 3, и 3 третьей группы, вход 4 синхроимпульсов, процессорные элементы 5ц, 5lt ...;,53с и информационные выходы 6,, 6 и бз группы устройства., Процессорный элемент (фиг.2) содержит первый 7., второй 8 и третий 9 информационные входы, регистр 10-14, триггеры 15-17, умножитель 18, сумматор 19, элемент И 20, элемент НЕ 21 а также первый 22, второй 23 и третий

24 выходы.

В основу работы ус..тройства положен алгоритм умножения (mxp) — матрицы

А = (а;!). на (pxn) — матрицу В =(b;I), который определяет результирующую матрицу 0 = (d;;)

diI = С;;+, а;„Ь„;, к= о

Если d; = с;;, то на каждом следующем рекуррентном шаге k = l,р выполняется множество вычислений

97 2 к

d;> на очередном такте работы из

5<> -ro процессорного элемента в

5;, „ -й процессорный элемент (i-=l,m

z--l,р-1) и запись элементов а;; в соответствующий !1-й процессорный элемент °

Устройство работает следующим образом.

В исходном состоянии регистры 1014 и триггеры 15-17 устанавливаются в нулевое состояние. Элементы (Ь;;,1) е и (c;, 1) подаются на входы на е-м такте вместе с дополнительным единичным разрядом. Очередность подачи элементов матриц В и С показаны в форме параллелограммов на фиг.l. Элементы е в;. подаются на входы процессорных элементов без дополнительного разря— да, очередность подачи элементов матрицы А показана в форме треугольника на фиг.l.

На нулевом такте элементы а, о ц (Ьц, 1) и (сц, 1) подаются на соответствующие входы элементов 5<, . По переднему фронту тактового импульса о (фиг.3). элемент а ц записывается в регистры 11 и 12, так как регистры ll и 12 реализованы на однотактных триггерах, а триггер 16 в исходном состоянии разрешает запись в регистр 12.

По заднему фронту тактового импульса триггер 16 изменяет свое состояние на противоположное и запрещает запись в регистр 12. На выходе элемента НЕ 21 формируется единичный сигнал, который разрешает запись элемено та ац в регистр 13, который также реализован на однотактных триггерах.

Регистры 10 и 14 реализованы на двухтактных триггерах, следовательно, по заднему фронту тактового импульса в них записываются соответственно элео о менты сц и Ъц . Аналогично двухтактные триггеры 15 и 17 дополнительными единичными разрядами устанавливаются в единичное состояние. С выхода умножителя 18 произведение а „ bö подается на вход сумматора 19, на вто— рой вход которого подается с« . Ha выходе сумматора формируется

Особенностями функционирования устройства являются параллельно-по- 55 точная организация вычислений, синхронность исполнения различных частей алгоритма, сдвиг накапливаемых сумм

На первом такте на соответствую.щие входы элемента 5ц подаются элеI I 1 менты а, (btt, 1) и (c., 1) на соответствующие входы элемента 5„

a

В элементе 5<, в регистр 13 запи-! сывается элемент а, в регистр 10—

22 элемент с<, в регистр 14 — элемент

Ь,2, на выходе сумматора формируется

d, =с +а Ь, . В элементе 5«в регистр 12

12 |2- << <2 записывается элемент а«, в регистр 10— о

d,„, в регистр 14 — Ь,, на выходе о сумматора формируется d„ = d„ + а, Ь„.

В элементе 5„ в регистр 12 записываI ется элемент а | 9 в регистр 10 — зле| | мент с < 9 в регистр 14 — Ъ|,, на вы| ходе сумматора формируется d = с„ +

+ a2< b«

На втором такте в элементе 5 2 в регистр 12 записывается элемент а2

22 9 а триггер 16 изменяет свое состояние и запрещает запись в регистр 12, на выходе сумматора формируется d

= d2, + а Ь, . В элементах 5; на последующих тактах аналогичным образом формируются д;„, показанные на временных диаграммах (фиг.3).

Значения соответствующих элементов

d; результирующей матрицы D формируются на соответствующих выходах элементов 5 . Количество тактов работы устройства равно (m+n+p-2). Длитель30 ность такта работы устройства определяется выражением

Т =.t + t + где t — время записи в регистр t

S время умножения; t — время суммиро- 35 вания.

Для выполнения матричной операции

С + АВ над новым потоком данных на соответствующих тактах подаются нулевые дополнительные (К + 1)-е разряды на входы 1 и 3 элементов 5" для

Для выполнения операции АВ< 9 АВ

АВ и т,д. в элементах 5," регистры

12 содержат соответствующие элементы а;;, на входы 1 подаются с"=О, а

9 на входы 3 — Ь; .

Таким образом, предлагаемое устройство обладает более широкими функциональными возможностями по сравнению с известным, так как в последнем выполняется только перемножение двух ээ патриц, а в предлагаемом устройстве реализуются матричные операции: матричное накопление С + АВ; определяются цепочки матриц АВ,, АВ, AB и т.д.

Кроме того, предлагаемое устройство обладает структурой с произвольной размерностью m п и р, формула и з обретения

Устройство для выполнения матричных операций, где А — матрица размерности (mxp),  — матрица (pxn), С вЂ” матрица (mxn), содержащее mxp однотипных процессорных элементов, содержащих три регистра, умножитель< суммаrop причем первый информационный вход i ° 1-го процессорного элемента (i=1,m) соединен с информационным входом первой группы устройства, вторые информационные входы.:i ° 1-го и l.j-го процессорных элементов (3=19р) соединены соответственно с

i.1-м и l..j-м информационными входами второй группы устройства, третий информационный вход l.j-го процессорного элемента (3=19р) соединен с 1-м информационным входом третьей группы устройства, вход синхроимпульсов которого соединен с синхровходами 2,j-х процессорных элементов, первый выход

i.z-го процессорного элемента (z=l р-1) соединен с первым информационным входом (i.z l)-ro процессорного элемента, второй выход i j-ro процессорного элемента соединен с вторым информационным входом (i+1

j+1) -го процессорного элемента, третий выход fj-го процессорного элемента (f=l, m-1) соединен с третьим информационным входом (f+1, j)-го процессорного элемента, первый выход

i.p-ro процессорного элемента подключен к i-му выходу группы устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет выполнения дополнительных операций и повышения быстродействия, в каждый процессорный элемент введены два регистра, три триггера, элемент И и элемент

HE причем информационный вход первого регистра и информационный вход первого триггера соединены соответственно с разрядами с первого по

K-й и (К + 1)-м разрядом первого информационного входа процессорного элемента, где К - разрядность элементов матриц, выход первого регистра соединен с первым входом сумматора, выход сумматора и выход первого триг)388897 гера соединены соответственно с разрядами с первого по К-й и (К + 1)-м разрядом первого выхода процессорно- го элемента, информационный вход

Второго регистра соединен с вторым информационным входом процессорного элемента, вход разрешения записи вто" рого регистра соединен с входом элеМента НЕ, выход которого соединен с

Входом разрешения записи четвертого регистра, информационный вход которо го объединен с информационным входом третьего регистра и соединен с

Выходом второго регистра, выход четвертого регистра соединен с вторым выходом процессорного элемента, Вход разрешения записи третьего ре истра соединен с выходом элемента

И, первый вход которого соединен с О информационным входом первого триг1 ера, а второй вход — с информационным входом третьего триггера, информационный вход пятого регистра и информационный вход третьего тригге" ра соединен соответственно с разрядами с первого по К-й и (К + l)-м разрядом третьего информационного входа процессорного элемента, выхо" ды третьего и пятого регистров соединены соответственно с первым и вторым входами умножителя, выход которого соединен с вторым входом сумматора, выход пятого регистра и выход третьего регистра соединены с ютветственно с разрядами с первого по

К-й и (К + 1)-м разрядом третьего выхода процессорного элемента, входы разрешения записи первого, второго и пятого регистров, первого, второго и третьего триггеров объединены и соединены с синхровходом процессорного элемента.

1388897 рие. 2

) 388897

Составитель М, Силин

Техред N.Õîäàíè÷ Корректор Г Решетник

Редактор А. Огар

Заказ 1582/5! Тираж 704 Подпис ное

ВНИИИИ Государственного комитета СССР по делаи изобретений и открытий

113035, Москва, Ж-35, 2аушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4