Устройство для программируемой задержки информации

Устройство для программируемой задержки информации

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в качестве цифровой задержки для медленно, изменяющейся информации. Цель изобретения - упрощение устройства за счет уменьшения емкости блока памяти. Устройство содержит счетчик 2, формирующий циклически повторяющуюся последовательность значений адреса блока 7 памяти К, К-1, ..,, 1, триггер-5, выделяющий в работе устройства циклы по К так тов, регистры 1 и 4, принимающие соответственно ( + i)-e и (С К + + 1)-е входные информационные слова (,K, С 0, 1,2..,) вычитатель 3, определяющий их разность, блок 6, контролирующий входную информацию (на превышение ее изменения величины 1, где п « 1) путем анализа старших разрядов разности. Блок 7 памяти под действием повторяющихся каждые К тактов значений адреса и сменяющихся в каждом такте режимов чтения и записи задерживает младшие разряды разности на К тактов, передавая их в регистр 9, из регистра 4 (С К + 1)-е информационное слово по истечении К тактов переписывается в регистр В. Сумматор 10 восстанавливает (С К + i)-e информационное слово по задержанным на К тактов разности и (С К + 1)-му информационному слову, I ил. а 5 (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (5р 4 G 06 Р 1/04

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 41 46522/24-24 (22) 12.11 ° 86 (46) 07.05.88. Бюл, В 17, (72) В.Н. Лацин, Е.Л. Полин, А.В. Дрозд, В.В. Лебедь и В.С..Волощук (53) 68!..327(088.8) (56) Электроника, 1982, Ф 13, с. 67.

Автооское свидетельство СССР

Ф 1193653, кл. G 06 F 1/04, 1983. (54) УСТРОЙСТВО ДЛЯ ПРОГРАММИРУЕМОЙ

ЗАДЕРЖКИ ИНФОРМАЦИИ (57) Изобретение относится к вычислительной технике и может быть использовано в качестве цифровой задержки для медленно, изменяющейся информации. Цель изобретения — упрощение устройства за счет уменьшения . емкости блока памяти. Устройство содержит счетчик 2, формирующий циклически повторяющуюся последовательность значений адреса блока 7 памяти К, К"1, ..., 1, триггер.5, выде„„SU„„1394213 А1 ляющий в работе устройства циклы по

К тактов, регистры 1 и 4, принимающие соответственно (С ° К + i)-e и (С К +

+ 1)-е входные информационные слова (i 1, К, С =О, 1, 2 ...), вычитатель 3, определяющий их разность, блок 6, контролирующий входную информацию (на превышение ее изменения веи личины 2 — 1, где n

7 памяти под действием повторяющихся каждые К тактов значений адреса и сменяющихся в каждом такте режимов чтения и записи задерживает младшие разряды разности на К тактов, передавая их в регистр 9, из регистра 4 (С К + 1)"е информационное слово по истечении К тактов переписывается в регистр 8. Сумматор 10 восстанавли- вает (С- К + i)-е информационное слово по задержанным на К тактов разнос" ти и {С ° К + 1)-му информационному слову. 1 ил.

I394213

Изобретение относится к вычислительной технике и может быть исполь" зовано в качестве цифровой задержки для медленно изменяющейся информации. 5

Цель изобретения — упрощение устройства за счет уменьшения емкости блока памяти, На чертеже изображена структурная схема устройства для программируемой IQ задержки информации.

Устройство содержит входной регистр 1, счетчик 2 адреса, вычита" тель 3, первый буферный регистр 4, триггер 5, блок 6 контроля, блок 7 памяти, второй буферный регистр 8, выходной регистр 9, сумматор 10, синхровход 11 устройства, информационный вход 12 устройства, вход 13 кода задержки устройства, вход 14 начальнойО установки устройства, выход Ошибка" устройства 15, информационный выход

16 устройства.

Устройство работает следующим образом.

В начальный момент времени на входы 13 и 14 устройства поступают соответственно код задержки К и сопровождающий его сигнал приема П, по которому осуществляется прием кода К в счетчик 2 адреса. На счетный вход счетчика 2 поступают синхросигналы СИ с синхровхода 11 устройства. Под действием этих сигналов, отмеряющих задним фронтом такты работы устройства, счетчик 2 формирует циклически повторяющуюся последовательность значений

К, К-1. ..,, 1. Синхросигналы с синхровхода 11 устройства поступают также на синхровходы входного l и выход- 40 ного 9 регистров, вход запись/чтение блока 7 и вход установки триггера 5.

В конце каждой последовательности значений, а также по сигналу приема

П на выходе заема счетчика 2 вырабатывается короткий импульс, который поступает на вход сброса триггера 5, устанавливая его в нулевое состояние.

По истечении полутакта триггер 5 возвращается в единичное состояние под действием синхросигнала СИ, поступающего íà его установочный вход (вход сброса и установочный вход триггера 5 являются инверсными, т.е, обнуление и установка в "1" обеспечиваются нулевым уровнем). Таким образом, триггер 5 выделяет в работе устройства циклы по К тактов.

На информационный вход 12 устройства поступают медленно изменяющиеся

1-разрядные числа (слова), Изменение слов за К тактов работы устройства и не превышает величины 2 -I, причем

n (< 1. Пс синхросигналам СИ информационные слова принймаются во входной регистр I, а каждое (CK+I) -å информационное слово (С = О, 1, 2, ...) записывается в регистр 4 по переднему фронту сигнала S поступающего с выхода триггера 5 на синхровход регистра 4, Сигнал S поступает также на синхровход регистра 8, обеспечивая запись в него (через информационный вход) информационного слова с выхода регистра 4 в момент приема в него следующего слова. Такая перезапись информационных слов происходит каждые

К TBKTOB

Информационное слово а,„„ с выхода регистра 4 поступает также на вичитающий вход вычитателя 3, на другой вход которого подается информационное слбво а,„... i = 1, К с выхода регистра 1. Вычитатель 3 определяет разность р поступивших íà его входы чисел (в дополнительном коде), р = а „, - а,„+, . Поскольку изменение входной информации за К тактов не

И превышает величины 2 — 1, то разность на выходе вычитателя 3 содержит и Г младших значащих разрядов, а старшие разряды, начиная с (п + 1), принимают нулевые значения, если разность положительная или ноль, и единичные значения — для отрицательной разнос" ти. Старшие разряды поступают с первого выхода вычитателя 3 на вход блока 6 контроля, который анализирует их значения на равенство всех нулю или равенство всех единиц и при повы" шении хотя бы одного из этих условий вырабатывает сигнал ошибки входной информации, поступающей на выход 15 устройства.

Младшие разряды разности снимаются с второго выхода вычитателя 3 и поступают на информационный вход блока 7. На адресный вход блока 7 поступает циклически повторяющаяся последовательность значений, К, К-l, 1 с выхода счетчика 2 адреса. Эта последовательность адресов обеспечивает обращение к каждбй из К ячеек памяти блока 7 с интервалом в К тактов.

Причем при каждом обращении к ячейке

1 3942 памяти в одном полутакте происходит считывание информации, записанной К тактов тому назад, а в следующем no.t лутакте - запись очередных младших разрядов разности. Таким образом, организуется задержка младших разрядов разно сти на К тактов. Чер едов ание в каждом такте режимов записи и чтения достигается путем подачи на 1О вход запись/чтение блока 7 синхросигналов СИ типа "меандр". По этим же сигналам происходит прием в выходной регистр 9 считываемой из блока 7 информации. С выхода регистра 9 младшие 15 разряды разности поступают на вход сумматора 10, на его (n + 1}-е младшие разряды, старшие разряды этого входа объединены между собой и подключены к (п + !)-му разряду разнос" 20 ти. На другой вход сумматора 10 поступает информационное слово с выхода.регистра 8. Сумматор 10 воссстанавливает информационное слово а,„ „. а „,, + р и подает его на выход 16 25 устройства.

По сравнению с известным, предлагаемое устройство задерживает информационные слова а . на К тактов, ск 1 используя (n + 1)-разрядный блок па- 30 мяти вместо 1-разрядного, что с учетом условия n (i 1 обеспечивает уменьшение емкости блока памяти.

Блок 6 контроля может быть выполнен из двухвходового элемента ИЛИ и (1 — n)-разрядных элементов И и

ИЛИ-НЕ, причем входы элементов И и ИЛИ-НЕ подключены к старшим разрядам разности соответственно, начиная с

n + 1-го разряда, а выходы этих элементов соединены с входами элемента

ИЛИ, выход которого является выходом блока контроля. Элемент И идентифицирует единичные значения всех старших раэрядов раэнОсти принимая при этОм 45 также единичное значение, элемент

ИЛИ-НЕ идентифицирует нулевые значения всех старших разрядов разности, принимая при этом единичное значение.

Элемент HJIH объединяет эти значения, принимая на выходе единичное значение при всех нулевых или всех единичных значениях старших разрядов разности и нулевое значение в противном случае, 13

4 соответствующее ошибке во входной информации, Формула изобретения

Устройство для программируемой задержки информации, содержащее счетчик адреса, входной и выходной регистры и блок памяти, причем информационный вход и вход приема информации счетчика адреса являются соответственно входом кода задержки устройства и входом начальной установки устройства, выход счетчика адреса соединен с адресным входом блока памяти, выход которого соединен с информационным входом выходного регистра, синхровход которого и синхровход входного регистра устройства являются синхровходом устройства, информационный вход входного регистра является информационным входом устройства, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства за счет уменьшения емкости блока памяти, в него введены вычитатель, триггер, блок контроля, сумматор, первый и второй буферные регистры, причем счетный вход счетчика адреса, вход запись/

/чтение блока памяти, синхровход . входного регистра и установочный вход триггера подключены к синхровходу устройства, вход сброса триггера соединен с выходом заема счетчика адреса, выход триггера соединен с синхровходами первого и второго буферных регистров, информационный вход первого буферного регистра соединен с информационным входом второго буферного регистра и вычитающим входом вычитателя, информационный вход кото рого соединен с выходом входного регистра, первый выход вычитателя соединен с выходом входного регистра, первый выход вычитателя соединен с входом блока контроля, выход которого является выходом "Ошибка устройства, второй выход вычитателя соединен с информационным входом блока памяти, выход выходного регистра соединен с первым входом сумматора, второй вход которого соединен с выходом второго буферного регистра, выход сумматора является информационным выходом устройства.