Устройство для умножения

Устройство для умножения

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и устройствах. Цель изобретения повышение достоверности работы за. спет обеспечения функционального контроля устройства. Устройство содержит сумматор 1 сомножителей, ре- . гистр 2 множимого, регистр 3 результата , сумматор 4 результата, группу 5 мультиплексоров,регистр 6 множителя , регистр 7 константы, регистр 8

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕС{-{ИХ

РЕСПУБЛИК

„„SU„„1427361

А1

{д) 4 G 06 Р ?/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4074773/24"24 (22) 16.06.86 (46) 30,09 ° 88, Бюл. Ф 36 (71) Киевский политехнический институт им. 50-летия Великой Октябрьской

- социалистической революции (72) В.И. Жабин, В,Н. Дорожкин, А.Е. Лысенко и Г.В. Гончаренко (53) 681.325(088,8) (56) Авторское свидетельство СССР

{1 451079, кл. G 06 F 7/52, 1973.

Авторское свидетельство СССР

У 603989, кл. 6 06 F 7/52, 1978. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использо" вано в цифровых вычислительных машинах и устройствах. Цель изобретения повышение достоверности работы sa снет обеспечения функционального контроля устройства. Устройство содержит сумматор 1 сомножителей, ре- . гистр 2 множимого, регистр 3 результата, сумматор 4 результата, группу

5 мультиплексоров, регистр 6 множителя, регистр 7 константы, регистр 8

142736 сдвига, счетчик 9, мультиплексоры

10-12, блок 13 анализа и контроля, элементы И 14-17, элементы HE 18,19, триггер 20, элемент И 21, элементы

ИЛИ 22, 23, элементы И 24-26, входы

27-29 тактирующих сигналов, входы

30-33 цифр множителя и множимого, 1 выходы 34, 35 цифр результата, выход

36 сигнала ошибки. Устройство функционирует в избыточной двоичной системе счисления с цифрами. 1э0 1 °

Чередование цифр результата выполняется по строгим правилам. 2 ил.

Изобретение относится к вычислительной технике и может быть исполь зовано в цифровых вычислительных машинах и устройствах.

Цель изобретения — повышение достоверности работы за счет обеспечения функционального контроля устройства умножения.

На фиг. 1 представлена структурная схема устройства для умножения; на фиг. 2 .- пример функциональной схемы блока анализа и контроля.

Устройство содержит сумматор 1 сомножителей,.регистр 2 множимого, регистр 3 результата, сумматор 4 результата, группу мультиплексоров 5, регистр 6 множителя, регистр 7 константы, регистр 8 сдвига, счетчик 9, мультиплексоры 10-12, блок 13 анализа и контроля,. элементы И 14-17, элементы НЕ 18,19, триггер 20, элемент

И 21, элементы ИЛИ 22, 23, элементы

И 24-26, вход 27 первого тактирующего сигнала Т, вход 28 второго такЭ

25 тирующего сигнала Т, вход 29 третьего тактирующего сигнала Т, вход 1

30 положительной цифры множителя В вход 31 отрицательной цифры множителя В вход 32 положительной цифры множимого а, вход 33 отрицательной цифры множимого а выход 34 положи1

+ тельной цифры результата Z, выход

35 отрицательной цифры результата 2 выход 36 сигнала ошибки.

Входной информацией в i-ом такте 35 для блока 13 являются три разряда регистра 3 ((n-i+1)-ый, (и-i+2)-ый, (n-i+3)-ый, считая, что етарший разряд слева имеет номер О). Обозначим их Х„, Х, Хз, соответственно.: Выход- 40 ная информация поступает на выходы

34, 35, 36, обозначим ее Yg, У, 7 соответственно. Тогда функции можно выразить через Х, Х, Х в общем виде: т„=х„(х,х,vx x,);

,,= x„(X, x vx;x,); 4 = я., 2, 1 л, 1 л

Блок 13 (фиг. 2) может, например, содержать элементы И 37, 38, ИЛИ 39, И 40, 41, триггеры 42, 43, элементы

И 44, 45, ИЛИ 46.

Устройство умножения функционирует в избыточной двоичной системе счисления с цифрами 1,0-1. Для получения очередной i-ой цифры результата

2 А В 2", где р 2 2 используются формулы

М, = Ri„+2 (А; „В ° +,В;d );

Ri =Ni -2 Z. ;

1, если 2 сЯ(3 2

1 (-1

Zj, = О, если -2 4N;(2

-1, если -3 2 (N,(-2, где а;, b; — очередные цифры операндов; R, — остаток, формируемый на каждом i-ом шаге; Ai, В .. — исходные аргументы, содержащие старших разрядов; И; — промежуточная переменная;

Z g — очередная цифра результата. При этом i = 1,..., и+р,..., К, а начальными являются значения R, = О, А, =

В Е = О. Использование приве- денных алгоритмов в избыточной знакоразрядйой системе счисления налагает ограничения на форму результата. Чередование цифр результата выполняется по строгим правилам. За положительной цифрой 1 может следовать цифра -1 и наоборот . При этом между ними может з 1427361 4 находиться любое числое нулей. Однако между одинаковыми значащими (отличны1 ми от нуля) цифрами не может быть мнее К=(Р— 3) нулей. Например, при Р = 4 результат может иметь вид

101011110101, и не может быть получен в форме 11001100111, если устройство функционирует правильно.

Работа устройства заключается в следующем.

В исходном состоянии в регистрах

6, 2, 3, триггере 20, в счетчике 9 записаны нули, в регистре 8 в ияадшем

10 разряде записана "1", в регистре 7 записаны все единицы. Будем считать, что к началу каждого i-ого цикла (i = 1,2. .. и+р,...,К) на входных кодовых шинах появляются очередные

i-ые разряды множителя и множимого, 20 начиная со старших разрядов, в регистре сдвига 8 "1" находится в i-ом разряде (при i (и). Кроме того, в . каждом цикле на 27, 28, 29 поступают последовательно тактирующие сигналы 25 соответственно T„ Т, T . Множимое и множитель представляются на входных шинах в избыточном коде с цифрами 1, -1,0. При этом "1" в очередном разряде сомножителя кодируется еди- 3р нчным сигналом на входах 30 или 32, -1 1 — единичным сигналом на входах

31 и 33, а "0" кодируется нулевыми сигналами (отсутствием сигналов) на обоих входах, представляющих данный сомножитель. Произведение также формируется в избыточном коде последовательно со старших разрядов. Требуемая точность результата определяется числом циклов К (К > р — log ь"), где р — задержка устройства в циклах;

Ь вЂ” допустимая погрешность.

Рассмотрим работу устройства при (и. Сигнал Т по входу 27 поступает на вход управления выдачей пря.мого кода и приема кода регистра 6 через элемент И 16 при очередной цифре множимого, равной "-1", а через элементы ИЛИ 23 и на вход управления приемом кода регистра 3, а также на управляющие входы элементов И 14 и

16. Если очередная цифра множителя равна 1, то единичный сигнал через элемент И 14 проходит к входу управления выдачей .прямого кода регистра 2,.

Код с регистра 2 подается на сумматор 4, где суммируется с содержанием регистра 3, причем результат операции записывается в этот же регистр 3.0дновременно с этим единичный сигнал с входа 30 записывается в младший разряд регистра 6, на вход управления сдвигом которого поступает сигнал с элемента НЕ 18. Если очередная цифра множителя равна "-1", то единичный сигнал с входа 31 через элемент И 16 проходит к входу управления выдачей обратного кода регистра 2. на первые входы (Р+3) старших разрядов сумматора 4, через элемент ИЛИ 22 на вход переноса младшего разряда того же сумматора 4 для преобразования выданного с .регистра 2 обратного кода в дополйительный, который в сумматоре 4 суммируется с кодом из регистра 3 и результат записывается в регистр 3.

Кроме того, единичный сигнал с входа

31 через элемент И 16 и ИЛИ 22 поступает на вход управления выдачей прямого кода регистра 7, который суммируется с содержимым регистра 6 сдвинутым на один разряд влево путем соответствующей коммутации выходов регистров 6 и входов сумматора 1, и в результат суммирования запоминается регистре 6. Таким образом, осуществляется прибавление "-1" и i-ому разряду кода множителя. Если очередная цифра множителя "0", то содержимое регистра 3 не изменяется, а содержимое регистра 6 сдвигается на 1 разряд влево и в младший разряд заносится

"0 ". После окончания действия сигнала

T на входе 28 появляется сигнал Т, который поступает на управляющие входы элементов И 15 и 17, а через элементы ИЛИ 23 на вход управления приемом кода регистра 3. Если очередная цифра множимого равна "1", то единичный сигнал через элемент И 15 проходит к входу управления выдачей прямого кода регистра 6. Код с регистра

6 подается на сумматор 4, где суммируется с содержимым регистра 3, причем результат операции записывается в этот же регистр 3. Одновременно с этим единичный сигнал с входа 32 записывается в младший разряд регистра 2, на вход управления сдвигом которого поступает сигнал с элемента

НЕ 19. Если очередная цифра множимого равна "-1", то единичный сигнал с входа 33 через элемент И 17 проходит к входу управления выдачей обратного кода регистра 6, на вторые входы (Р+3) старших разрядов сумматора

4, через. элемент ИЛИ 22 на вход пере1427361 носа младших разрядов того же сум- матора для преобразования вьданного с регистра 6 обратного кода в дополнительный. Этот код суммируется в сумматоре 4 с кодом из регистра 3 и результат записывается в регистр 3.

Кроме того, единичный сигнал с. входа

31 через элементы И 17 и ИЛИ 22 поступает на вход управления вьдачей пря- 10 мого кода регистра 7, который суммируется с содержимым регистра 2, сдвинутым на один разряд влево путем соответствующей коммутации вьподов регистра 2 и входов сумматора 1, и 15 результат суммирования запоминается в регистр 2. Таким образом, осуществляется прибавление "-1" к i-ому разряду када множимаго,, Если очередная цифра множимого О, то содержимое 20 регистра 3 не изменяется, а содержимое регистра 2 сдвигается на один разряд влево и в младший разряд заносится "0". При наличии сигналов Т . или Т группа мультиплексоров 5 про- 25 пускает, информацию с вьподов сумматора 4 на входы регистра 3 беэ преобразования. По тактирующему сигналу Т происходит сдвиг на один разряд влево кода в регистре 8 и 30 код на i-ом -шаге будет равен весу "1 .

После окончания действия сигнала

Т на входе 29 появляется сигнал Ть, который поступает на управляющие входы группы мультиплексоров 5 и код с выходов сумматора 4 поступает на входы регистра формирования результата 3 со сдвигом на два разряда влево. Сигнал Т> через элементы И 21 и

ИЛИ 23 поступает на вход управления 4О приемами кода регистра 3, а также через элемент И 21 поступает на вход счетчика 9 и на тактовый вход блока 13.

Код со счетчика 9 поступает на управляющие входы мультиплексоров

10, 11, 12, которые пропускают в блок 13 на i-ом такте (п-i+1)-ый, (n-i+2)-ый, (и-i+3)-ый разрядырегистра 3 соответственно. Блок 13 вьдает на выходы 35,34 значения очередной цифры результата. Если Е„ 1, то единичный сигнал через элемент

И 25 проходит к входу. управления вьдачей прямого кода регистра 8, код с весом 1 1 для i-oro такта поступает на вход сумматора 4, где суммируется с содержанием регистра 3, результат записывается в тот же регистр

3 со сдвигом на два разряда влево с помощью группы мультиплексоров 5.

Если Z = 1, то единичный сигнал через элемент И 26 проходит к входу управления выдачей обратного кода регистра 8, к входу переноса младшего разряда сумматора 4 через элемент

ИЛИ 22 для вычитания иэ кода регистра 3 в i-ом такте " 1". Результат с сумматора 4 через группу мультиплексоров 5 записывается со сдвигом на два разряда влево в регистр 3. Если очередная цифра результата "01,то код с регистра 3 проходит через сумматор 4 и группу мультиплексоров 5, сдвигаясь на два разряда влево °

Если i > п, то работа устройства не изменяется при появлении сигналов

Т и Т, Триггер 20 устанавливается в "1" и при появлении сигнала Т единичный сигнал через элемент И 24 посТупает на вход управления сдвигом регистра 3, причем в первый разряд регистра 3 сдвиг происходит иэ третьего разряда того же регистра 3. Таким образом, осуществляется нахождение остатка R . Так как код на выходе счетчика 9 не изменяется, то мультиплексоры 10, 11, 12 будут пропускать в блок 13 три старших разряда.

На выходе блока 13 будут формироваться очередные разряды произведения.

Блок 13 работает следующим образом. В i-ом такте элементы И 37, 38-40, 41 и ИЛИ 39 формирует. очередную цифру результата по следующему правилу, Цифра результата равна "0", "1", если содержимое трех анализируемых разрядов сумматора 4 равно "001" или "010", "-1", если содержимое трех старших разрядов равно "110" или

"t01", "0" — в остальных случаях.

Цифры результата поступают на выходы

34, 35. Цепочка: триггер 42, элемент

И 44 обнаруживает комбинацию цифр

"11" в коде результата, Цепочка: триггер 43, элемент И 45 обнаруживает комбинацию 1Т". В случае обнаружения ошибочной комбинации (11 или 11 ) сигналы с элементов И 44, 45 поступают на элемент ИЛИ 46, выход которого является выходом 36 ошибки.

В устройстве происходит обнаруже1I 11 ние к он статных неисправностей (1 или " 0" ) в любом блоке, участвующем в формировании р ез ульта та . Отказы в схеме контроля и схемах управления также будут э афик сир ов аны, так к ак

1ч 27361 нарушится разрешенный порядок следования цифр результата, Формула изобретения

Устройство для умножения, содержащее регистр множимого, регистр мно-. жителя, сумматор результата, сумматор сомножителей, регистр результата, щ регистр сдвига, элементы И, причем выходы разрядов регистров множимого и множителя подключены соответственно

:к первым и вторым входам соответствующих разрядов сумматора результата, 15 третьи входы которых подключены к вь|ходам соответствующих разрядов регистра результата, первые и вторые входы разрядов сумматора сомножителей подключены к выходам разрядов соответст- 2О венно регистров множимого и множителя, выходы разрядов сумматора сомножителей подключены к входам разрядов

-регистров множителя и множимого, о т— л и ч а ю щ е е с я тем, что, с 25 целью повышения достоверности работы устройства за счет обеспечения функционального контроля устройства, в него введены регистр константы, три мультиплексора, группа мультиплексоров, триггер, счетчик, блок анализа и контроля, элементы ИЛИ, НЕ, причем третьи входы разрядов сумматора сомножителей соединены с выходами.разрядов регистра константы, вход управления выдачей прямого кода которого соединен с входом переноса младшего разряда сумматора результата и с выходом первого элемента ИЛИ, первый вход которого соединен с выходом пер- 4О ваго элемента И и с входом управления выдачей обратного кода регистра сдвига, выходы разрядов которого соединены с третьими входами соответствующих

РазрядОВ сумматОра результата перВые 45 и вторые входы (Р+3)-х старших разря- . дов сумматора результата (P - задержка получения разряда результата) соединены с выходами второго и третьего элементов И соответственно и с вторым и третьим входами первого элемента ИЛИ соответственно, выходы разрядов сумматора результата соединены с информационными входами мультиплексоров группы Выходы которых соедине 55 ны с входами разрядов регистра результата соответственно, вход управления приемом кода которого соединен с выходом второго элемента ИЛИ, первый вход которого соединен с входам счетчика и с выходом четвертого элемента

И, первый вход которого соединен с инверсным выходом триггера, прямой выход которого соединен с первым входом пятого элемента И, выход которого соединен с входом управления сдвигом регистра результата, выходы разрядов которого соединены с информационными входами первого, второго и третьего мультиплексоров, управляющие входы которых соединены с выходами разрядов счетчика, а выходы этих мультиплексоров соединены с информационными входами блока анализа и контроля, первый выход которого соединен с первым входом шестого элемента И и является выходом положительной цифры результата устройства, второй выход соединен с первым входом второго элемента И и является выходом отрицательной цифры результата устройства, третий выход блока анализа и контроля является выходом сигнала ошибки устройства, вход первого тактирующего сигнала устройства соединен с входом управления выдачей информации регистра множимого, с первыми входами седьмого и второго элементов И, третьим выходом второго элемента ИЛИ, Входом управления сдвигом регистра сдвига, выход (n+2)-го разряда которого соединен с единичным входом триггера, вход второго тактирующего сигнала устройства соединен с входом управления выдачей информации регистра множителя, первыми входами восьмого и третьего элементов

И, вторым входом второго элемента

ИЛИ, вход третьего тактирующего сигнала устройства соединен с управляющими входами мультиплексоров группы, вторыми входами шестого,первого, пятого и четвертого элементов

И, тактовым Входом блока анализа и контроля, выход седьмого элемента И соединен с входом управления выдачей

1 прямого кода регистра множимого,вход управления выдачей обратного кода которого соедийен с выходом второго элемента И, входом первого элемента

НЕ, входом управления приемом кода регистра множителя, вход управления выдачей обратного кода которого соединен с выходом третьего элемента И, входом второго элемента НЕ, входом управления приемом кода регистра множимого, вход управления сдвигом кото14273б1 д-i И+1-i n+2-i

12 11 10

Составитель А. Клюев

Техред Л.Сердюкова Корректор С. Шекмар

Редактор М. Товвин

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изооретений и открытий.113035, Москва, Ж-35, Раушская наб;, д. 4/5

Заказ 4853/45

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 рого соединен с выходом второго, элемента НЕ, выход восьмого элемента И соединен с входом управления выдачей прямого кода регистра мно5 жителя, вход управления сдвигом которого соединен с выходом. первого элемента HE второй вход седьмого эле.мента И соединен с информационным входом регистра множителя и является входом положительной цифры множителя

1О устройства, второй вход восьмого элемента И соединен с информационным .входом регистра множимого и является входом положительной цифры множимого устройства, второй вход второго элемента И является входом отрицательной цифры множителя устройства, второй вход третьего элемента И является входом отрицательной цифры множимого устройства.