Устройство для мажоритарного декодирования

Устройство для мажоритарного декодирования

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОНЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (sl) 4 Н 03 M 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ У СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4176676/24-24 (22) 06.01.87 (46) 07.11.88. Бюл. ¹ 41 (12) Е.А.Шурмухин и Л.Н.Ким (53) 621.394:681.325(088.8) (56) Авторское свидетельство СССР

У 1141577, кл. Н 03 М 13/00, 1983.

Авторское свидетельство СССР

У 1249708, кл. Н 03 M 13/00, 1985.

„„SU „„14362? 6 А 1 (54) УСТРОЙСТВО ДЛЯ МАЖОРИТАРНОГО

ДЕКОДИРОВАНИЯ (57) Изобретение относится к вычислительной технике. Его использование в системах передачи и обработки информации позволяет упростить схему устройства. Устройство для мажоритар" ного декодирования содержит блок 1 управления, элементы 2 памяти и мажоритарные элементы 4. Введение pemaюп;его блока 3 обеспечивает автоматическое управление выбором такта, декодирование для каждого символа входного циклического кода, благодаря чему схема устройства упроп1ается.

1 з.п. ф-лы, 3 ил. 2 табл, 1436276 а,=а, +а ат а + а4 азо = аы+ аль ар аи + а в

Изобретение относится к вычислительной технике и может быть использовано в системах передачи и обработки информации, 5

Цель изобретения — упрощение устройства.

На фиг. 1 приведена блок-схема устройства для мажоритарного декодирования; на фиг. 2 — функциональная 10 схема блока управления; на фиг. 3— временные диаграммы работы устройства.

Устройство для мажоритарного декодирования содержит блок 1 управле- 15 ния, элементы 2 памяти, решающий блок

3 и мажоритарные элементы 4, а также информационный и тактовый входы 5и 6, вход 7 "Пуск" и выходы 8.

Блок 1 управления (фиг. 2) выпол- 20 нен на триггере 9, первом — четвер-том элементах И 10-13, элементе 14, задержки, счетчике 15 и дешифраторе

16. На фиг. 1 и 2 обозначены адресные выходы 17, первый — третий управля- 25 ющие выходы 18-20.

Решающий блок 3 может быть выполнен на программируемом постоянно-запоминающем устройстве. 30

На фиг. 3 обозначено: а — тактовые импульсы на входе 6; б-r — импульсы на первом-третьем выходах . элемента 14 задержки в блоке 1; .д — сигнал "Пуск" на входе 7 е

35 сигналы на выходах счетчика 15 в блоке 1; ж - сигнал на выходе триггера 9 в блоке 1; з — сигнал на выходе элемента И 13 в блоке 1; и, кимпульсы на выходах 18 и 19 блока 1. 4О

Устройство для мажоритарного декодирования декодирует. циклические коды, образующиеся путем умножения по модулю два двоичного кода длиной и (информационная часть) на цикличес- 45 кую последовательность, постоянную для данного кода, которая содержит все возможные и-членные комбинации.

В результате умножения образуется замкнутая последовательность символов, построенная так, что число элементов в ней равно .числу неповторимых и-членных комбинаций, которые образованы отрезками данной последователь ности, 55

В данных кодах слева направо располагаются информационные символы, за ними — контрольные символы, длина кода (n + k), где п — число информационных символов кода, k — число контрольных символов кода.

Декодирование осуществляется известным способом по принципу голосования,(мажоритарное декодирование) с использованием системы разделенных проверок.

В устройстве для мажоритарного декодирования на примере декодирования кода (31, 5, 7), который позволяет исправить семь ошибок и обнаружить восемь ошибок, используют следующие правила кодирования:

В соответствии с правилами кодирования имеют систему проверочных символов для символа а, (графа а, табл. 1) и системы проверочных символов для символов а ... а, полу" ченных путем циклического сдвига проверок символа а, (графы а ....а, табл. 1).

Устройство работает по следующему алгоритму.

Входной код с входа 5 поступает на информационный вход решающего блока 3, а также на информационные входы элементов 2 памяти.

С приходом на вход 7 импульса начала преобразования (фиг. 3 д) по передним фронтам входной тактовой частоты (фиг. 3 а) блок 1 управления формирует на выходах 18 и 17 признаки операции "Чтение" для обращения в элементы 2 памяти и . адреса а; ... а для подачи в решающий блок

3 признаков наличия во входном коде проверочных символов в соответствии с табл. 2.

В продолжение первых и тактов, когда во входном коде поступают информационные символы, в решающем блоке 3 происходит опрос входного кода импульсом с первого выхода элемента 14 задержки блока 1 управления в распределение результатов опроса по входам мажоритарных элементов 4.

Импульсом с второго выхода элемента 14 задержки блока 1 управления осуществляется запись в каждом такте

10

35

45

55 з 14 входных символов в элементы 2 памяти по соответствующим адресам.

В продолжение следующих k тактов, когда во входном коде поступают проверочные символы, в решающем блоке

3 происходит опрос импульсом опроса с выходного блока 1 запрограммированного результата сложения по модулю два символа входного кода с символом, считанным из соответствующего элемента 2 памяти на вторые адресные входы решающего блока 3, с вьдачей результата на входы мажоритарных элементов. Далее импульсам с второго выхода элемента 14 задержки символ входного кода записывается в элементы 2 памяти по соответствующим адресам.

После прихода последнего импульса входного кода мажоритарные элементы принимают решение методом голосования по большинству о значении информационного символа и выдает его на выходы 8 устройства.

Устройство работает следующим образом.

Последовательный код поступает на входы п элементов 2 памяти и символ за символом записывается в них. Од новременно последовательный код поступает на информационный вход решающего блока 3..

Процесс декодирования начинается с приходом на вход 7 импульса начала преобразования, который соответствует началу кодовой посылки.

Импульс начала преобразования устанавливает в нулевое состояние счетчики мажоритарных элементов 4 и в единичное состояние — триггер 9 блока 1 управления, разрешая прохождение импульсов тактовой частоты через элемент И 10 на вход счетчика

15 блока 1 управления.

Дешифратор 16 блока 1 управления вырабатывает n + k адресов обращения к элементам 2 памяти. Эти же адреса подаются и на решающий блок 3. По этим адресам первые п тактов в реша- . ющем блоке 3 происходит опрос вход- ных информационных символов импульсами с первого выхода элемента 14 задержки блока 1 управления и выдача их на соответствующие входы мажоритарных элементов 4 и осуществляется запись входных символов,в элементы 2 памяти по импульсам с второго выхода элемента 14 задержки блока 1 управ.ления.

36276

В продолжение следующих k тактов решающий блок 3 по адресам из блока

1 управления формирует после опроса опросным импульсом запрограммированную проверочную сумму входного символа со считанным по тем же адресам из соответствующего элемента 2 памяти символом, который является вторым слагаемым для входного символа.

После вьдачи необходимых в данном такте проверочных сумм на мажоритарные элементы 4 произвовится запись в элементы 2 памяти входного сигнала по адресам данного такта.

По окончании цикла декодирования (и + k тактов) в мажоритарных элементах 4 методом голосования принимается решение о значении i-го символа, и это значение поступает на выходы 8 устройства.

В блоке 1 управления на дешифраторе 16 вьделяется признак конца цикла декодирования, который после опроса на элементе И 13 импульсом с третьего выхода элемента 14 задерж" ки производит сброс счетчика 15 и триггера 9 блока 1 управления.

Таким образом, в предлагаемом устройстве для мажоритарного деко-. дирования осуществляется автоматическое управление выбором такта декодирования для каждого а;, с помощью решающего блока, что позволяет исключить блок коррекции и кольцевой регистр и упростить блок управления.

Формула изобретения

t. Устройство для мажоритарного декодирования, содержащее п мажоритарных элементов (n — число информа-. ционных символов входного кода), управляющие входы которых объединены с установочным входом блока управления и являются входом "Пуск" устройства, первый и второй управляющие выходы блока управления подключены соответственно к первым и вторым управляющим входам элементов памяти, тактовый вход блока управления является тактовым входом устройства, выходы мажоритарных элементов являются соответствующими выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, в него введен решающий блок, выходы которого подключены к информационным входам соответствующих

Таблица

Яэ а а а, 84 а, аэ аа а +а„

aa + a>.

aT + aij

84 . 87 а + а, ав + 844 а +а,.

aa + 84а

47 + +asia

"4а "ir

81а + 811 аээ + ам

844 + a»

a42, + 81Э

8» + 848 аэ+ i«

84э + аа4

8 + а, 8a + а э а +а; .

ay + age

84у + Ю е

-a> + а»

В Йэ

844 + аат

a«+ a > а, + а

84а + aq4 а 40 айй

84 + ау4

86 + а э a< + 8 4

846 + ачба а, + а ь

81 + a

818 + agr а%4 + aco а .+ 8%9 а 4„+ 8)4 ае+ аэ аа+ аи зв + аэ4

Я-+ ЯЭ4 а +а4

84+ а« аи+яи ам+ 81

819 + аэ1

88.+ а4

88 + а

a4 + аэа ау+ aà

+ аэ

818 + аэ1

5 143627 машоритарных элементов, третий управляющий выход блока управления соединен с управляющим входом ре" шающего блока, информационный вход которого объеди*ен с информационными входами элементов памяти и является информационным входом устройства, адресные выходы блока управления. соединены с одноименными первыми 1О едреснье4и входами решающего блока и соответствуюарпея адресными входами элементов памяти, выходы которых подключены к соответствующим вторым адресным входам решающего блока. 16

2. Устройство по и. 1, о ъ л ич а ю щ е е с я тем, что блок уйравления выполнен на счетчике, дешифраторе, элементе эадержки, элементах

И и триггере, установочный вход кото- 2О

yore является установочным входом блока, выход триггера соединен с первым входом первого элемента -И, второй вход которого объединен с входом

a44 + ass a4т + a« а,э + 824 а44 t ям а14 + аИ 811 4 8« а + 8«а э + agr

6 6 элемента задержки н является тактовым входом блока, выход первого элемента И подключен к счетному входу счетчика, выходы которого соединены с входами дешифратора, первые выходы которого являются адресными выходами блока, второй н третий выходы дешифратора подключены к первым входам соответственно второго и третьего элементов И, выходы которых являются соответственно первым и вторым управляющими выходами блока, четвертый выход дешифратора соединен с первым входом четвертого элемента И, выход которогб подключен к входам обнуления триггера и счетчика, первый выход элемента задершки является третьим управляющим выходом блока второй выход элемента эадершки соединен с вторыми входами второго н третьего элементов И, третий выход элемента эадершки подключен к второму входу четвертого элемента И.

8«+ 8 4

84э +а ее + atr а4т + afa ам+ аИ а + а

8» + 8, 8., +a ае+ а

1436276

Э

Таблица 2

Такт

0

0

0

0

0

0

0

0

15

17

18

0 0

20

0

22

0

25

26

Эвачение выходных адресных разрядов блока улравления а, аа а а 4

1 0 0 0 0

1436276

Продолжение табл.2

I I

Такт ау ®4 ау .Ф

1 1 0 1 а, 27

0

0 .

30

31

20

Значение выходных адресных раэрядов блока управления

1436276

I Г

Фиг.З

Составитель 0. Ревинский

Редактор Н. Рогулич Техред М.Дидык Корректор Э. Лончакова

Тираж 929 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений н открытий

ll3035, Москва, Ж-35, Раушская наб., д. 4/5

Закаэ 6409

Проиэводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, н я 4