Запоминающее устройство с контролем информации

Запоминающее устройство с контролем информации

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительнок технике, в частности к запоминающим устройствам, и может быть использовано в устройствах обработки информации для изменения последовательности следования сигналов в алгоритмах преобразования Фурье. Цель изобретения - повьшение достоверности функционирования устройства. Устройство содержит синхронизатор 1, триггеры 3 и 23, счетчик 5, блоки 6 и 7 памяти, регистры 8, 10-12, 15, блок 9 регистров, блоки 13 и 14 инвертирования , блоки 16 и 19 свертки по модулю три, блок 22 сравнений, накапливающие сумматоры 28 и 37 по модулю три, блок 24 местного управления , состоящий из триггеров 25-27. ил. i (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„Я0„„1437924 A1 (Я) 4 С 11 С 29/00

1 с

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4159829/24-24 (22) 13. 10. 86 (46) 15. 11.88. Бюл. У 42 (72) В.H.Ëàöèí, Е.Л.Полин, А.В.Дрозд, В.A.Минченко и B.А.Соколов (53) 681.327 (088.8) (56) Электроника. 1983, Р 7, с. 62.

Авторское свидетельство СССР

Ф 1233212, кл. С 11 В 21/00, 1984. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОНТРОЛЕМ ИНФОРМАЦИИ (57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в устройствах обработки информации для изменения последовательности следования сигналов в алгоритмах преобразования Фурье. Цель изобретения — повышение достоверности функционирования устройства. Устройство содержит синхронизатор 1, триггеры 3 и 23, счетчик 5, блоки 6 и 7 памяти, регистры 8, 10-12, 15, блок 9 регистров, блоки 13 и 14 инвертирования, блоки 16 и 19 свертки по модулю три, блок 22 сравнений, накапливающие сумматоры 28 и 37 по модулю три, блок 24 местного управле-. ния, состоящий из триггеров 25-27.

1437924

Изобретение относится к вычислительной технике„ В частности к .запоминающим устроиствам, и может быть использовано В устройствах обработки информации цля изменения псследовательности сл::-:„.„>:-?а??ия с Ii над "В в алгоритмах преобразo=авия фурье, Цель изобоете;?и-т -- ?o 3! i?I?e--Iие —,;.Oc товернс-"ти фуi?KOBU"êooeÿ. ;èÿ уст,!ll ройства=

На чертеже изобр-!æeíà структурная схема устройства с "o; †:.Tðoëå!.I информации,.

Устройство содержит <. инхрспизатОр 1 коммутс ?Тор 2,, Г?Врвь?? I О?я е ..

3, элемент и 4, счетчик 5 первый

6 и второй блок?-: памятиД пеpвь и регистр 8, блок 9 ра-:::..CTTðо3, состоя: щий например,. ь? 3 двух послецова гe IьHO СОЕЦИ??ЕННЬ?Х;! :ei .IC j!: 9 (!Ie ЛОКа за ILI), 5TGpo.% : 10. Тра:::ий 11:? --=I,етве.;тый 12 регистры, первы - : = и Второ?

14 блоки инвертирования,. пятый регистр 15, первый блок 16 -c?3epTки, состоящий из регистра 17 и -; зла 1? свертки по модул?о три,. --.Торой блок

19 свертки. cocтоя??гпI из узла 70 свертки но модулю три H регистра 71, А блок 22 сравнения, В горой тр,: —. г=.ð 2.3,. 30 блок 24 местного управ?-е?зия,,:остоящий из триггеров 25-2. . первь?й па капливающий сумматor> 28.

Ус т О Ой с т В О им е c T ?? ар:В ь??? и н ф о р ма и и"-

Оннь?Й ВхОд 29, вхОд 30 запуска р Вто-;-с рой информационный вх Од, 31, Вх оц 3 2 с 6pocG информацион??ый Выход 33, контрольный выход 34.

Сумматор 28 состоит из узла 35 суммирования по модулю три с накоп- 10 пением и регистра 36. Устройство также содержит второй накапливающий сумчатор 37, состоящий из узла 38 суммирования по модулю три с накоплением и регистр" 39,, ??, j

Устройство работает следующим образом.

Последoi Te !as?OCT?I - cer! a,, b, Ь, а-.Ь-,, =,:,, Ь-, а, Ь6 а=,, b . ав, Ь поступают ??а Вход

29 устройства. На вход 31 устрс.-.=..ства подается код величины задержки ?? определяющий глубину перекомдонов-.;и эпементов последователь?-Ости, наприМер g = 4, На вход 32:тос :у:. вЂ,ает сигнал, устанавлива?ющий тр:г? eð 3 и уп-равляемый им ко жутато7 2 в ис.хоц:-:ое состояние ° ИсхОдное .Ос .Оян:"е ко??му

ТаТора 2 заключается в подключении первого и второго входов соответственно к его первому и второму выходам. Кроме того, через элемент И 4 сигнал сброса обеспечивает прием в счетчик 5 кода (. На вход 30 устройства поступает сигнал типа "??e::íäð". Нинхронизатор 1 вырабатывает сигналь:.„ поступающие на управляющий вход регистра 12, на синхровходы слака 9 и регистра 10,. на входы

"Запись — чтение" блоков 6 и 7 памяти, на синхровходы регистров 11 и 8, на счетный вход счетчика 5, на синхровходь регистров 17, 21, 36 и 39.

Зт:-? сигналы получены из входного сигнала синхронизатора 1 путем задержки на логических элементах, Входная последовательность чисел поступает на информационные входы регистров 9 и 10. При этом на выходах регистров 9 и 10 считываются

caoтветстВенно последовательности чисел а„, а, а, а, а,, а а

2 6 и Ь? з Ь Ьзз Ь р Ь р Ьбу Ь з Ьа

Вторая последовательность чисел запи=;.вается в первый блок 6 памяти.

Блок 6 под,пействием приходяыих на его адресный вход сигналов с выхоца счетчика 5 и íà Bzop "Запись—

11 чтение сигнала с выхода синхронизатора i реализует функцию задержки, обеспечивая считывание указанной последовательности через четыре такта с момента ее поступления на его вход, Бчить?ванне поспедовательности чисел принимается в регистр 11, к моменту L появления на выходе регистра 11 числа Ь, счетчик 5 принимает на счетный вход ?? = 4 перепадов "О/1" и вырабатывает сигнал считывания, под действием которого триггер 3, работающий как Т-триггер, изменяет сьое состояние на инверсное. При этом сигнал, поступающий с

Выхода триггера 3 на управляющий вход коммутатора 3, вызывает его переключение, в результате которого первь?й и Второй входы оказываются подключенными соответственно к второму и первому его выходам.

Указанное переключение коммутатора 2 обеспечивает поступление на информационный вход второго блока 7 памяти последовательности а „ а, а.. ад до момента времени Ь и последовательности Ъ„, Ь, Ь.„, Ь6, счи1437о24

4 танной с выхода регистра 11 после этого момента. Второй блок 7 памяти, работающий аналогично первому блоку

6 памяти, задерживает поступающую

5 на его информационный вход последовательность на )" = 4 такта, которая далее принимается в регистр 8 к с его выхода поступает на вход регистра 12. Через второй выход коммутатора 2 HB вход регистра 12 поступают последовательности чисел а, а6, а7, а (po момента времени L) к Ь, Ь, Ь, Ь (после момента Ь)., 7

Регистр 12 является сдвиговым. В 15 него записывается информация в нечетные разряды через первык вход и в четные разряды через второй вход, выходная информация снимается с нечетных выходов регистра 12. 20

На выходе 31 устройства считываются элементы последовательности, осуществляется сдвиг содержимого регистра 12 на один разряд и на выходе 25 считываются элементы последовательности а =, аз а4 Ь „ Ь., Ьз, ЬФ.

Таким. образом, на выходе 31 устройства считывается госледовательность ,а, а„, а, а,„а, а., ав, à, b ., 30

Ьб b bv Ь be> ЬФ

Счетчик 5 изменяет свое состояние с приходом на его счетный вход сигнала (перепада "О/1"). Сигнал считывания вырабатывается при нуле- З5 вом состоянии счетчика 5 и перепада сигнала " 1/О", Сигнал считывания через элемент И 4 обеспечивает прием в счетчик 5 кода у . Выход счетчика 5 принимает значение состояния счетчи- 40 ка по перепаду "0/1", Входная последовательность чисел поступает через вход 29 устрокства также на вход узла. 18, который оп.ределяет для чисел последовательнос- 45 ти их контрольные коды са; и сЬ; (i = 1,о) по модулю три (остатки от деления чисел на три). По скнхросигналам, поступающим с восьмого выхода синхронизатора 1, полученные 50 контрольные коды принимаются регистром 17, а с его выхода подаются на информационный вход блока 13. На управляющий вход блока 13 поступает сигнал с седьмого выхода синхронизатора 1, Под действием этого сигнала инвертируется каждый второй контрольный код последовательности, поступающей на вход блока 13. С вь|хода блока 13 полученная контрольная последовательность контрольнь-х кодов са,, сЬ,, саг, сЬг са сЬз т са, сЬ поступает на вход узла 35, который вместе с регистром 36 образует накапливаюшик сумматор 28, обеспечивающий вычисление суммь1 по модулю три Е16 кодов контрольной последовательности.

Полученная сумма E по сигналу, поступающему с выхода триггера 3, принимается в регистр 15.

Выходная последовательность чисел с выхода регистра 12 поступает также на вход блока 20 свертки, которык определяет для чисел этой последовательности контрольные коды по модулю три: са„ и сЪ;. Полученные контрольные коды принимаются в регистр 21, а с его выхода поступают на информационный вход блока 14 На управляющий вход блока 14 поступает сигнал с инверсного выхода триггера 25, под действием которого контрольные коды сЪ; (i = 1,8) инвертируют свои значения.

Полученная контрольная последовательса7 са, са, сЬ, с1» сЬ, сЬ сЬ,, сь,, сь8, сьев -поступает на вход сумматора 37, обеспечивающего вычисление суммы по модулю три К«кодов указанной контрольной последовательности °

Код Н, с выхода регистра 15 и код К, с выхода регистра 39 поступают на входы блока 22 сравнения.

Результат сравнения кодов запоминается триггером 23 по заднему фронту сигнала, поступающего с выхода триггера 27.

Результат сравнения кодов с выхода триггера 23 поступает в качестве сигнала контроля на контрольный выход

34 устройства, Поскольку коды Н1 и К, являются суммами по модулю три одних и тех же контрольных кодов, характеризующих соответственно входную и выходную последовательность чисел, то прк правильной работе устройства коды El< и К, равны друг другу, а сигнал контроля указывает на отсутствие ошибок на выходе 33 устройства.

Несовпадение кодов Н, и К,д, вызванное искажением отдельнь.х чисел в выходной последовательности или нарушением порядка следования

5 143 чисел (когда инвертированию подвергаются контрольные коды для иных чисел, нежели на входе устройства), приводит к установлению факта неисправности устройства, Формула изобретения

Запоминающее устройство с конт° ролем информации, содержащее счетчик, первый и второй блоки памяти, элемент

И, коммутатор, первый триггер, с первого по четвертый регистры, блок регистров и синхронизатор, причем выходй разрядов счетчика соединены с адресными входами первого и второго блоков памяти, входы запись/ чтение которых объединены и подключены к первому выходу синхронизатора, вход которого является входом запуска устройства, второй и третий выходы синхронизатора соединены соответственно с первым и вторьм синхровходами блока регистров, информационный вход которого является первым информационным входом устройства и соединен с информационным входом третьего регистра, синхровход которого соединен с третьим выходом синхронизатора, выход второго регистра соединен с информационным входом первого блока памяти, выход которого соединен с информационным входом третьего регистра, синхровход которого соединен с четвертым выходом

Синхронизатора, выход третьего регистра соединен с первым информационным входом коммутатора, второй информационный вход которого соединен с выходом блока регистров, управляющий вход коммутатора соединен с прямым выходом первого триггера, инверсный выход которого соединен с его информационным входом, синхровход первого триггера соединен с выходом заема счетчика и первым входом элемента И, второй вход которого является входом сброса устройства и соединен с входом сброса первого триггера, выход элемента И соединен с входом приема информации счетчика, информационный вход которого является вторым информационным входом устройства, первый выход коммутатора соединен с информационным входом второго блока памяти, выход которого соединен с информационным входом первого регистра, синхровход которого соединен с пятым выходом синхронизатора, выход

7924 6

50 первого регистра соединен с первым информационным входом четвертого регистра, второй информационный вход которого соединен с вторым выходом коммутатора, синхровход четвертого регистра соединен с шестым выходом синхронизатора, седьмой выход которого соединен с счетным входом счетчика, выход четвертого регистра является информационным выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности функционирования устройства, в него введены первый и второй блоки свертки, первый и второй накапливающие сумматоры, блок сравнения, второй триггер, пятый регистр, блок местного управления, первый и второй блоки инвертирования, причем информационные входы первого и второго блоков свертки подключены соответственно к первому информационному входу и информационному выходу устройства, управляющие входы блоков свертки и накапливающих сумматоров объединены и подключены к восьмому выходу синхронизатора, информационные входы блоков инвертирования подключены соответственно к выходам первого и второго блоков свертки, управляющие входы первого и второго блоков инвертирования соединены соответственно с седьмым выходом синхронизатора и первым выходом блока местного управления, входы первого и второго накапливающих сумматоров подключены соответственяо к вь.ходам первого и второго блоков инвертирования, выходы первого и второго накапливающих сумматоров соединены соответственно с информационным входом пятого регистра и первым входом блока сравнения, второй вход и вь|ход которого соединены соответственно с выходом пятого регистра и информационным входом второго триггера, выход которого является контрольным выходом устройства, синхровход пятого регистра подключен к прямому выходу первого триггера, синхровход и установочный вход второго триггера подключены соответственно к второму и третьему выходам блока местного управления, первый и второй установочные вхоры которого объединены и подключены к прямому выходу первого триггера, вход сброса блока местного управления соединен с входом сброса устройства, 1437924 первый и второй синхровходы блока местного управления подключены соответственно к четвертому и шестому выходам синхронизатора.

Составитель В.Рудаков

Техред М.Ходанич

Редактор М;Келемеш

Корректор 0.Кравпова

Заказ 5900/52

Тираж 590

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Подписное

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4