Устройство для умножения с накоплением комплексных чисел

Устройство для умножения с накоплением комплексных чисел

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике ,в частности, к устройствам умножения и может быть использовано в арифметических устройствах ЭВМ. Целью изобретения является повышение быстродействия. Новым в устройстве, содержащем регистры реальной и мнимой частей множимого, множителя и результата, два двухвходовых сумматора и блок управления, является введение блоков памяти реальной и мнимой частей, двух комбинационных сдвигателей, двух трехвходовых сумматоров, двух групп элементов И и двух элементов И, что позволяет выполнять умножение с накоплением комплексных чисел. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЩИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (А!1 С 06 F 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ СССР (21) 4252715/24-24 (22) 01.06.87 (46) 07.05.89. Бюл. Н 17 (7!) Институт кибернетики им. В.М.Глушкова (72) M.Â..ÑåèîTþê, 10.А.Сабельников, В В.Нелуп и М.А.Демидов (53) 681,325(088,8) (56) Авторское свидетельство СССР

В !103222, кл. С 06 F 7/49, 1984.

Семотюк М.В., Боюн В,П. Операционные устройства для суммирования парных произведений и перемножения комплексных чисел. — Управлянпцие системы и машины. Киев, 1978, М 3, с. 90, рис. 6.

Изобретение относится к вычислительной технике, в частности к устройствам умножения, и может быть использовано в арифметических устройствах ЭВМ.

Цель изобретения - повьппение быстродействия.

На чертеже представлена функциональная схема устройства.

Устройство содержит блок 1 памяти реальной части, блок 2 памяти мнимой части, первую 3 и вторую 4 группы элементов И, регистр 5 реальной части результата, первый трехвходовый сумматор 6, первый 7 и второй 8 двухвходовые сумматоры, второй трехвходовый сумматор 9, регистр-, 10 мнимой

ÄÄSUÄÄ 1478211 А1.(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ С НАКОПЛЕНИЕМ КОМПЛЕКСНЫХ ЧИСЕЛ (57) Изобретение относится к вычислительной технике, в частности к устройствам умножения, и может быть использовано в арифметических устройствах ЭВМ. Целью изобретения является повьппение быстродействия. Новым в устройстве, содержащем регистры реальной и мнимой частей множимого, множителя и результата, два двухвходовых сумматора и блок управления, . является введение блоков памяти реапьной и мнимой частей, двух комбинационных сдвигателей, двух трехвходовых сумматоров, двух групп элементов И и двух элементов И, что позволяет выполнять умножение с накоплением комплексных чисел. 1 ил.

4 части результата, первый 11 и второй

12 комбинационные сдвигатели, регистр

13 реальной части множимого, регистр

14 мнимой части множимого, регистр

15 реальной части множителя, регистр

16 мнимой части множителя, элементы

И 17 и 18 и блок 19 управления.

Устройство для умножения с накоплением комплексных чисел работает следующим образом.

Рассмотрим частный случай, когда разрядность сомножителей и = 16. При этом регистры 13 и 14 осуществляют сдвиг влево сразу на четыре разряда, регистры 15 и 16 — сдвиг вправо на четыре разряда. Таким образом, реальная и мнимая части множителя разби14782 11 ваются на четыре группы по четыре разряда. Запись реальной и мнимой частей множимого осуществляется в регистры 13 и 14 в разряды 4-19, в остальные разряды загружаются нули.

Выходами регистров 15 и 16 являются младшие четыре разряда (соответственно разрядности группы К 4}. Блоки

1 и 2 памяти содержат по шестнадцать 10 ячеек, адресуемых независимо с перво го и второго адресных входов. В случае равенства адресов на первом и втором адресных входах любого иэ блоков 1,2 обеспечивается доступ к одной и той же ячейке по каждому из входов-выходов.

Для правильной работы устройства с целью первоначального обнуления блоков 1 и 2 необходимо произвести холостой пуск устройства хотя бы для одной пары сомножителей, который заключается в предварительной загрузке либо обнулении регистров 5,10.

После выполнения холостого пуска вы- 25 работан сигнал готовности результата, сброшен сигнал "Запись" регистpos 5 и 10, сброшен сигнал "Сдвиг" регистров 13-16, установлен в "0" второй вход элемента И 18, сброшен сигнал на первых входах "Чтение-запись" блоков 1 и 2 и на входах управления третьим состоянием выходов элементов И групп 3,4 (что обеспечивает поддержание в третьем состоянии выходов элементов И групп 3 и 4 н н активном состоянии первых входов-выходов блокон 1 и 2), установлены в "1 вторые входы элементов И групп 3,4, сброшен сигнал "Сдвиг" сднигателей

11 н 12, .сброшен сигнал на управляющем входе элемента И 17 (что обеспечивает поддержание в третьем состоя" нии выходов сумматоров 7 и 8 и в активном состоянии вторых входов-выхо45 дов блоков 1 и 2), установлены в третье состояние третьи выходы блока 19 и выходы сдвигателей 11 и 12 и открыты выходы регистров 13-15.

Работа устройства начинается с момента появления сигнала разрешения ввода данных и одновременной загрузки первой пары сомножителей в регистры. 13- 1.6. В следующем такте после появления сигнала разрешения ввода данных изменяются следующие выходные сигналы блока 19: сбрасывается сигнал готовности результата, устанавливается в "1" второй вход элемента

И 18, взводится сигнал на первых входах "Чтение-запись" блоков 1 и 2 и на входах управления третьим состоянием выходов элементов И групп 3,4 (что обеспечивает чтение из блоков 1 и 2 в первой половине каждого следующего такта и зались во второй половине, во время чтения выходы элементов И групп 3,4 находятся в третьем состоянии, во время записи— в активном)„ взводится сигнал на управляющем входе элемента И 17 (что разрешает ему работу). В первой поло" вине каждого следующего такта в сумматоры 6-9 загружается содержимое регистров 13 и 14 и ячеек памяти, блоков 1 и 2, адреса которых задаются младшими четырьмя выходными разрядами регистров 15 и 16, а во второй половине результат суммирования загружается в те же ячейки блоков 1 и 2 и осуществляются сдвиги в регистрах

13-16. В случае равенства адресов ячеек на первом н втором адресных входах, элемент И 17 во второй половине такта запрещает запись по вторым входам-выходам блоков 1 и 2, а суммирование ведется сумматорами 6 и 9, выходы сумматоров 7 н 8 переводятся в третье состояние, а вторые входы-выходы блоков 1 н 2 — в активное. В четвертом тахте блок 19 запрещает сдвиг н регистрах 13-16 и осуществляется загрузка следующей пары сомножителей (в конце такта), В пятом такте вновь разрешается сдвиг в регистрам 13-16 и н устройстве выпол няются те же действия, что и для первой пары сомножителей. Через три такга после загрузки последней пары сомножителей сбрааынаетая сигнал раз решения ввода данных и этим заканчивеется первый этап работы устройства.

Результатом работы устройства на первом этапе является накопление в ячейках блоков 1 и 2, взятых с соответствующими несамн сумм частных произведений. Для получ рнюя конечного результата необходимо выполнить умножения содержимого ячеек блоков 1 и 2 на их адреса и накопить результат умножений в регистрах 5 и 10. Это выполняется на в ором этапе работы устройства минимальным количеством требуемых операций.

Второй этап работы начинается через один такт после сброса сигнала ввода данных. При этом блок 19 раэре14782! l шает запись в каждой второй половине следующего такта в регистры 5 и 10, запрещает сдвиги в регистрах 13-16, открывает свои третьи выходы и выхо5 ды регистров 5 и 10 и переводит в третье состояние выходы регистров 13-!

5, устанавливает "0" на втором входе элемента И 18, сбрасывает сигнал на первых входах "Чтение-запись бло- 10 ков 1 и 2 и на входах управления третьим состоянием выходов элементов И групп 3 и 4 (что обеспечивает поддержание в третьем состоянии выходов элементов И групп 3,4 и в активном 15 состоянии первых входов-выходов блоков 1 и 2), устанавливает "0" на вторых входах элементов И групп 3,4, сбрасывает сигнал на управляющем входе элемента И 17 (что обеспечивает,20 поддержание в третьем состоянии выходов сумматоров 7 и 8 и в активном состоянии. вторых входов-выходов блоков 1 и 2).

При выбранной для данного частного случая разрядности реальной и мнимой частей сомножителей и = 16 и разрядности групп разбиения реальной и мнимой частей множителя К = 4, второй этап включает в себя четыре цик- 30 ла: в первом цикле в регистрах 5 и

10 накапливаются суммы содержимого ячеек блоков 1 и 2, адреса которых содержат единицы в первом, самом младшем, разряде. Во втором, третьем и четвертом циклах аналогично выбираются ячейки блоков 1 и 2 с адресами, содержащими единицу соответственно во втором, третьем и четвертом разрядах, причем содержимое каждых 40 первых выбираемых во втором, третьем и четвертом цикле ячеек складывается со сдвинутым на один разряд вправо содержимым регистров 5 и 10. Сдвиг осуществляется сдвигателями 11 и 12 45 подачей на один такт сигнала "Сдвиг" с седьмого выхода блока 19, причем в самых младших выходных разрядах сдвигателей 11 и 12 устанавливается

"0 и является арифметическим, т.е. с заполнением освобождающихся разрядов и знаков. Одновременно с указанными действиями осуществляется обнуление ячеек памяти блоков 1 и 2, Во втором цикле не используется содержимое первых, выбираемых в первом цикле, ячеек, в третьем цикле не используется содержимое первых двух, выбираемых во втором цикле, ячеек, в четвертом — первых четырех, выбираемых в третьем цикле ячеек. Поэтому в первом цикле обнуляются первые выбираемые ячейки, во втором — первые две выбираемые ячейки, в третьем — первые четыре, в четвертом— оставшиеся восемь ячеек. Обнуление выполняется подачей с пятого выхода блока 19 сигнала на первые входы

"Чтение-запись" блоков 1,2 и на вхо— ды управления третьим состоянием выходов элементов И групп 3,4 что обеспечивает запись .во второй половине данного такта "0" в соответствующие ячейки).

В следующем, после окончания четвертого цикла, такте блоком 19 вырабатывается сигнал готовности результата и устройство переводится в то же состояние, что и после холостого пуска. Этим заканчивается второй этап работы. Действительная и мнимая части результата могут быть сняты с выходов регистров 5 и 10. Устройство готово к работе с новым массивом сомножителей. При необходимости содержимое регистров 5 и 10 может быть изменено предварительной загрузкой.

Разрядность блоков 1 и 2, сумма— торов 6-9, регистров 5 и !0 сдвигателей 11 и 12 и количество элементов

И групп 3,4 может быть больше 2п в зависимости от количества вводимых разрядов расширения.

Ф о р м у л а и з о б р е т е н и я

Устройство для умножения с накоплением комплексных чисел, содержащее регистры реальной и мнимой частей множимого, регистры реальной и мнимой частей множителя, два двухвходовых сумматора,регистры реальной и мнимой частей результата и блок управления, первый выход которого соединен с входами записи регистров реальной и мнимой частей результата, выходы которых соединены соответственно с выходами реальной и мнимой частей результата устройства, второй выход блока управления соединен с входами сдвига регистров реальной и мнимой частей множителя, о т л и ч а ю— щ е е с я тем, что, с целью повышения быстродействия, в него введены блоки памяти реальной и мнимой частей, два комбинационных сдвигателя, две группы элементов И, два трехвходовых сумматора и два элемента И, 1478211 причем первые информационные входывыходы блоков памяти реальной и мнимой частей соединены соответственно с выходами элементов И первой и второй групп и первыми информационными входами первого и второго трехвходовых сумматоров, вторые информационные входы которых соединены с первыми информационными входами первого двухвходового сумматора, выходами первого комбинационного сдвигателя и выходами регистра мнимой части множимого, выход регистра реальной части множимого соединен соответственно с третьими информационными входами первого и второго трехвходовых сумматоров, выходами второго комбинационного сдвигателя и первыми информационными входами второго двухвходового сумматора, вторые информационные входы-выходы блоков памяти реальной и мнимой частей соединены соответственно с выходами первого и второго двухвходовых сумматоров и вторыми информационными входами тех же сумматоров, входы управления третьим состоянием выходов которых соединены с первыми входами "Запись-чтение" блоков памяти реальной и мнимой частей, выходом первого элемента И и первым входом второго элемента И, выход которого соединен с управлянлцими входами первого и второго трехвходовых сумматоров, выходы которых соединены соответственно с первыми элементами И первой и второй групп и информационными входами регистров реальной и мнимой частей результата, выходы которых соединены соответственно с информационными входами первого и второго комбинационных сдвигателей, вхо5

40 ды сдвига регистров реальной и мнимой частей множимого соединены с вторым выходом блока управления, третий выход которого соединен с выходами К младших разрядов регистра реальной части множителя, первыми входами первого элемента И и первыми адресными входами блоков памяти реальной и мнимой частей, вторые адресные входы которых соединены соответственно с выходами К младших разрядов регистра мнимой части множителя и вторыми входами первого элемента И, второй вход второго элемента И соединен с четвертым выходом блока управления, пятый выход которого соединен с вторыми входами "Запись-чтение" блоков памяти реальной и мнимой частей и входами управления третьим состоянием выходов элементов И первой и второй групп, вторые входы которых соединены с шестым выходом блока управления, седьмой выход которого соединен с входами сдвига первого и второго комбинационных сдвигателей, восьмой выход блока управления соединен с входами управления третьим состоянием выходов первого и второго комбинационных сдвигателей, регистра реальной части множителя и регистров реальной и мнимой частей множимого, последовательные входы данных которых соединены с входом нулевого потенциала устройства, входы сигналов разрешения ввода данных и строба предварительной загрузки которого соединены соответственно с первым и вторым входами блока управления, десятый выход которого соединен с выходом сигнала готовности результата устройства.

1478211

Составитель Е.Мурзина

Техред М. Ходанич Корректор Т.Малец

Редактор О.Головач

Заказ 2364/48 Тираж 669 Подпи с но е

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ултород, ул. Гагарина, 101