Устройство для контроля оперативной памяти

Устройство для контроля оперативной памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в оперативных запоминающих устройствах. Целью изобретения является повышение достоверности контроля оперативной памяти. Устройство содержит счетчик 1, мультиплексор 2, регистр адреса 3, регистр адреса ошибки 4. Введение в устройство триггера 5, элемента НЕ 6 и элемента ИЛИ 7 позволяет не только обнаруживать и исправлять случайные сбои в оперативной памяти, но и разделять ошибки, происшедшие из-за случайных сбоев, и ошибки, вызванные устойчивыми отказами микросхем, с целью их своевременной замены. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) 7 А1 (1) 4 С 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPblTHRM

ПРИ П(НТ СССР

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 4402079/24-24 (22) 05.02.88 (46) 23 ° 12 ° 89. Бюл. Ф 47 (72) Д.А.Бруевич, Р.М.Воробьев и А.Г.Куликов (53) 68 1.327.6(088.8) (56) Авторское свидетельство СССР

Ф 760194, кл. С 11 С 29/00, 1978.

Авторское свидетельство СССР

В 1022224, кл. С 11 С 29/00, 1982. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано в оперативных запоминающих устройствах. Целью изобретения является повышение достоверности контроля оперативной памяти. Устройство содержит счетчик 1, мультиплексор 2, регистр

3 адреса, регистр 4 адреса ошибки.

Введение в устройство триггера 5, элемента НЕ 6 и элемента ИЛИ 7 позволяет не только обнаруживать и исправлять случайные сбои в оперативной памяти, но и разделять ошибки, происшедшие из-за случайных сбоев, и ошибки, вызванные устойчивыми отказами микросхем, с целью их своевременной замены. 1 ил.

1531i i

Изобретение относится к вычислительной технике и может быть использовано для повышения надежности оперативных здпоминающих устройств.

Целью изобретения является повышение достоверности контроля оперативной памяти.

На чертеже приведена схема устройства для контроля оперативной памяти. 1р

Устройство для контроля оперативной памяти содержит счетчик 1, мультиплексор 2, регистр 3 адреса, регистр 4 адреса ошибки, три; ãåð 5,,элемент НЕ б, элемент ИЛИ 7, вход 8 задания адреса, адресный выход 9, адресный вход

10, вход 11 задания режима, информационный выход 12, вход 13 признака о:пибки, вход 14 "Начало KOHTpoJIH", вход 15 продолжения контроля, выход 2п

1á прерывания.

Устройство работает следующим образом.

Случайные сбои в полупроводниковой памяти могут приводить к потере 25 информации в отдельных запоминающих

",леменгах.Для борьбы с ними применяютcÿ корректируюшие коды, которые позволяют исправить выдаваемую из ОЗУ информацию. При этом содержимое отка- 3О завшей ячейки остается без изменения и при повторном ее считывании вновь требуется коррекция. Постепенно накапливаясь, случайные сбои могут привести к возникновению двойной ошибки и информация в ячейке будет утрачена, поэтому для повышения надежности оперативной памяти необходимо своевременное обнаружение неисправности и перезапись скорректированных данных.

В устройстве обнаружение случайного сбоя достигается путем периодического последовательного считывания всех ячеек накопителя, содержимое которых проверяется на отсутствие оши- 45 бок с помощью блока коррекции ОЗУ (накопитель и блок коррекции не показаны). В случае использования полупроводниковой памяти динамического типа контрольное считывание целесообразно совместить с режимом регенерации, что позволяет избежать потерь машинного времени.

Текущий адрес контролируемой ячейки хранится в счетчике 1, откуда он поступает на первые информационные входы мультиплексора 2. В цикле конт рольного считывания на входе 11 устройства и на упранляюшем входе мультиплексора 2 присугс гвуег логический ноль (низкий уровень напряжения), обеспечивающий прохождение адреса с его первых информационных входов ла адресные выходы 9 устройства и далее в накопитель. Информация считывается по указанному адресу и поступает в блок коррекции, который анализирует ее на наличие одиночных и двойных ошибок °

При отсутствии неисправности импульсов напряжения на входе 13 признака ошибки нет и триггер 5 остается в исходном нулевом состоянии, При этом на его инверсном выходе и выходе 16 прерывания устройства сохраняется логическая единица (высокий уровень напряжения), а на выходе элемента НЕ 6 и первом входе элемента ИЛИ 7 — логичский ноль ° В начале цикла контроля на вход 14 устройства выдается отрицательный импульс, который проходит элемент ИЛИ 7 и переписывает содержимое счетчика 1 в регистр 4 адреса ошибки. В конце цикла контроля отрицательный импульс выдается на вход 8 устройства, что приводит к увеличению на единицу записанного в счетчике числа. Об отсутствии в ОЗУ ошибок свидетельствуе"г сохранение логической единицы на выходе 16 прерывания устройства и постоянное изменение содержимого регистра 4 адреса ошибки.

При обнаружении в какой-либо из ячеек одиночной ошибки блок коррекции выдает на вход 13 признака ошибки устройства импульс напряжения, переводящий триггер 5 в единичное состояние. При этом с его инверсного выхода на выход 16 прерывания устройства выдается логический ноль, извещающий процессор о случайном сбое в накопителе ° Одновременно, на первом входе элемента ИЛИ 7 появляется логическая единица, запрещающая прохождение через него огрицательных импульсов со входа 14 в последу1ощих циклах контроля, В результате в регистре 4 адреса ошибки фиксируется адрес ячейки, в которой был обнаружен случайный сбой, фиксация сбоя не пре-. пятствует,однако продолжению контроля накопителя, проводимого с целью регенерации (в случае динамической памяти) и обнаружения двойных ошибок.

Логический ноль с выхода 16 устройства поступает в процессор, который в удобное для себя время переходит к подпрограмме обработки преры-

Учитывая, что для полупроводниковой, в особенности динамической, памяти случайные сбои являются основным и надежность формула и з о б р е т е н и я

Составитель В.Чебатарев

Редактор Г.Волкова Техред Л.Олийнык Корректор А.Обручар

Заказ 7963/54 Тираж 558 Подписное

ВНИИПИ Государ<твенного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/

Производственно-издательский комбинат "Патент", г.ужгopii,, уг1. Гагарина,101

5 15311 вания по сбою. При этом он вначале считывает с выхода 12 содержимое регистра 4 адреса ошибки, определяя тем самым отказавшую ячейку накопителя

5 затем процессор выполняет ее чтение, выставляя полученное с регистра 4 адреса ошибки число в качестве адреса на вход 10, который записывается в регистр 3 адреса. В циклах записи 10 . или чтения при внешних обращениях на входе 11 устройства и на управляющем входе мультиплексора 2 присутствует логическая единица, поэтому на выходы 9 и далее в накопитель проходит адрес с регистра 3 адреса. Блок коррекции производит исправление считанного по данному адресу числа, в результате чего он выдается на ОЗУ беэ искажений. 20

В дальнейшем процессор выполняет запись этого числа по тому же самому адресу, что обеспечивает восстановление информации в ячейке, содержимое которой было искажено случайным сбоем. 25

В конце подпрограммы прерывания процессор обнуляет триггер 5 путем подачи отрицательного импульса на вход

15 продолжения контроля 15 устройства, после чего на выход 16 может быть вы- 30 дан новый сигнал прерывания, Если при повторном считывании регистра 4 адреса ошибки оказывается, что в нем записан тот же адрес, то это означает, что данная ячейка вьппла из строя и

ОЗУ необходимо ремонтировать. Перезапись информации при этом не производится.

Таким образом, предлагаемое устройство не только обеспечивает оператив- 40 ное обнаружение и устранение случайных сбоев в накопителе оперативной памяти, но и отделяет их от устойчивых отказов в ячейках, что может быть использовано для сгагистической оценки ве-45 фоятности случайных сбоев БИС ОЗУ и выявления наименее надежных микросхем. принципиальна неустранимым источником ошибок, их своевременное обнаружение и устранение значительно повышает ее

Устройство для контроля оперативной памяти, содержащее счетчик, мультип пексор, регистр адреса и регистр адреса ошибки, причем счетный вход счетчика является входом задания адреса устройства, выходы счетчика соединены с первыми информационными входами мультиплексора, выходы которого являются адресными выходами устройства, вторые информационные входы мультиплексг.ра соединены с выходами регистра адреса, информационные входы которого являются адресными входами устройства, управляющий вход мультиплексора является входом задания режима устройства, выход регистра адреса ошибки является информационным выходом устройства, о т л и ч а ю щ е е С я тем, что, с целью повышения достоверности контроля, в устройство введены триггер, элемент НЕ и элемент

ИЛИ, причем вход синхронизации триггера является входом признака ошибки устройства, инверсный выход триггера соединен с входом элемента НЕ и являег . выходом прерывания устройства, восход элемента НЕ соединен с первым входом элемента ИЛИ, второй вход которого является входом "Начало контроля" устройства, выход элемента ИЛИ соединен с входом записи регистра адреса ошибки, информационные входы которого соединены с выходами счетчика, вход сброса триггера является входом продолжения контроля устройства.