Способ контроля интегральных микросхем памяти

Способ контроля интегральных микросхем памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к контрольно-измерительной технике в микроэлектронике и предназначено для отбраковки запоминающих устройств, имеющих дефектные ячейки памяти. Целью изобретения является увеличение достоверности контроля за счет выявления потенциально дефектных ячеек памяти. Для каждой ячейки памяти проводится цикл операций: запись информации, снижение напряжения питания микросхемы до нуля, выдержка в этом состоянии на время достаточное для рассасывания избыточного заряда в дефектных ячейках, установление режима считывания по внешним выводам микросхемы, повышение напряжения питания до напряжения, лежащего в области устойчивой работы микросхемы, считывание информации и сравнение ее с записанной ранее. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТ8ЕННЫЙ HOMVi TET

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4365987/24-24 (22) 08.12.87 (46) 23.09,90. Бюл„ - 35 (72) N.Î.Áîòâèíèê, М.П.Сахаров и А.А.Власенко (53) 681.327.6 (088.8) (56) Авторское свидетельство СССР

N- 1247799, кл. Г 01 R 31/28, 1985.

Конопелько В.К., Лосев В.В,Надежное хранение информации в полупроводниковых запоминающих устройствах.N. Радио и связь, 1986, с.93. (54) СПОСОБ КОНТРОЛЯ ИнтЕГРАЛЬННХ

МИКРОСХЕМ ПАМЯТИ (57) Изобретение относится к контрольно-измерительной технике в микроэлектронике и предназначено для отбраковИзобретение относится к контрольно-измерительной технике и может ,быть использовано для контроля микросхем полупроводниковой памяти или других микросхем, содержащих триггерные ячейки.

Целью изобретения является увеличение достоверности контроля за счет выявления потенциально дефектных ячеек памяти.

На чертеже представлены временные диаграммы способа контроля для интегральньтх микросхем.

Основной причиной отказа отдельных ячеек памяти является недостаточный уровень коэффициента усиления транзисторов, входящих в элемент памяти, либо большой уровень токов утечки.

SU» 1594458, А 1 (51) !. 01 R 31/28, С 11 С 29/00

2 ки запоминающих устройств, имеющих дефектные ячеики памяти. Целью изобретения является увеличение достоверности контроля за счет выявления потенциально дефектных ячеек памяти.

Для каждой ячейки памяти проводится цикл операций: запись информации, снижение напряжения питания микросхемы до нуля, выдержк" в этом состоянии на время, достаточное для рассасывания избыточного заряда в дефектных ячейках, установление режима считывания по внешним выводам микросхемы, повышение напряжения питания до напряжения, лежащего в области устойчивой работы микросхемы, считывание информации и сравнение ее с записанной ранее. 1 ил.

Как правило, отказавшие в диапазоне рабочих температур элементы памяти имеют отклонение этих же параметров и при нормальной температуре, которое связано с локальной дефектностью, а следовательно, может быть выявлено при технологическом контроле в процессе производства.

Для нахождения дефектных элементов памяти необходимо оценивать параметры каждой ячейки памяти, входящей в состав накопителя Зу.

Общим параметром, зависящим от величины коэффициента усиления и от уровня токов утечки, является время рассасывания избыточного заряда ранее открытого плеча элемента памяти.

1594458

Определив время рассась.ва. ия избыточного заряда, можно различить дефектные элементы памяти по меньшей величине времени рассасывания„

Определение этого параметра для

5 каждого элемента проводится отключением питающего напряжения. О цнак о после восстановления напряжения питания ввиду существования динамической 1О асимметрии двух плеч триггера инфор..Мация о наличии дефектного элемента тамяти, если не принять специальных

Мер, может быть потеряна.

Очевидно, что плечо элемента памя- 15 ги9 в состав которого входит транзистор с недостаточным уровнем коэффициента усиления или с большим током утечки при отборе тока, из его базсвой цепи, что реализуется при проведении операции "Считывание информации"9 при прочих равный условиях включается большее время, чем плечо, Be имеющее такого дефекта.

Следовательно, восстановление наПряжения питания в этом случае не

Приводит к потере информации о наличии дефектного элемента памяти. Отбор тока из базовой цепи транзисторных элементов памяти реализуется при проведении операции "Считывание инфорМации" для широкого класса элементов памяти.

Для осуществления этого необходимо, чтобы операция "Считывание инфсрмации" из контролируемого элемента памяти происходила одновременно с ростом напряжения питания, а следовательно, по внешним выводам микросхемы сна должна быть подготовлена заранее.

Вторым важным условием повышения эффективности контроля является выполнение всего цикла операций способа последовательно, по внешним на каждом из элементов памяти, так как при этом обеспечиваются одинаковые условие контроля для всех элементов памяти, входящих в накопитель контролируемой микросхемы памяти.

Для годных элементов памяти время отключения питания (интервал t )9 при котором не происходит потеря за.— писанной информации, рассчитывается по формуле вр™ снятия питания; предельные частоты прямого и инверсного коэффициентов передачи транзистора, прямой и инверсный коэффициенты передачи в схеме с общей базой; прямой и инверсный коэффициенты передачи тока в схеме с общим эмиттером. где

f, М9 1

РИ 9 Р1

Способ контроля интегральных микросхем памяти, включающий. выполняемые последовательно для каждой ячейки памяти операции записи контрольного кода в ячейку памяти, считывание кода из ячейки памяти и сравнения полученного кода с эталонным

9 отличающийся тем, что, с целью увеличения достоверности контроля за счет выявления потенциальнодефектных ячеек памяти, после записи контрольного кода в ячейку памяти снижают напряжение питания микросхемы памяти до нуля, а затем через время 1с и снятия питания повышают напряжение питания до его номинального значения, причем величину t с,„ определяют по формуле

ГИ-f 1

С п 2ТЕ ° f ° (1 а(„с() Р 1 где f 1 9 предельные частоты прямого и инверсного коэффициентов передачи транзистора, прямой и инверсный коэффициенты передачи по схеме с общей базой; прямой и инверсный коэффициенты передачи тока в схеме с общим эмиттером.

АН 1Р1

Формула изобретения

1594458

Составитель О.Исаев

Техред M.Õoäàïè÷ . Корректор К.Кучерявая

Редактор N.Áëàíàð

Заказ 2826

Тираж 566

Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат ".Патент", r. Ужгород, ул. Гагарина, 101