"одноразрядный десятичный сумматор в коде "5421"

"одноразрядный десятичный сумматор в коде "5421"

Иллюстрации

Показать все

Реферат

 

Изобретение относится к цифровой технике . Целью изобретения является повышение контролепригодности сумматора. Одноразрядный десятичный сумматор содержит трехразрядный двоичный сумматор 1, корректирующий трехразрядный двоичный сумматор 2, сумматор 3 по модулю два, блок 4 формирования сигнала переноса, блок 5 формирования сигнала коррекции, элемент И-НЕ 6. элемент ИЛИ-НЕ 7. Сумматоры 1, 2, 3 и блоки 4, 5 выполнены парафазными. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 06 F 7/50

ГОСУДАРСТВЕННЫИ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ВСЕСОЮЗНАЯ

ИА1йПКЗ - ТЕХ46Ч

ГФ. Ic>I1/о 4 ъ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

gg g1c; у JzEzCz Cz Py A Cp Cy

8, g,,Cb c„

3 83 BZ 82 81 Bl (21) 4434077/24 (22) 26,02.88 (46) 23.06,91. Бюл, N 23 (72) А.И, Тимошкин и В.В, Теленков (53) 681.325(088.8) (56) Ричардс P.Ê. Арифметические операции на ЦВМ.-М.: ИИЛ, 1957, с. 236, рис. 8 — 6.

Авторское свидетельство СССР

N 1575171, кл, G 06 F 7/50, 08.01.88. (64) ОДНОРАЗРЯДНЫЙ ДЕСЯТИЧНЫЙ

СУММАТОР В КОДЕ "5421",, Ы2, „1658143 А1 (57) Изобретение относится к цифровой технике. Целью изобретения является повышение контролепригодности сумматора.

Одноразрядный десятичный сумматор содержит трехразрядный двоичный сумматор

1, корректирующий трехразрядный двоичный сумматор 2, сумматор 3 по модулю два, блок 4 формирования сигнала переноса, блок 5 формирования сигнала коррекции, элемент И-НЕ 6, элемент ИЛИ вЂ” НЕ 7. Сумматоры 1, 2, 3 и блоки 4, 5 выполнены парафазными. 1 ил.

1658143

Изобретение относится к цифровой вычислительной технике.

Целью изобретения является повышение контролепригодности.

На чертеже показана схема сумматора.

Сумматор соержит трехраэрядный одиночный парафаэный сумматор 1, корректирующий трехраэрядный двоичный парафаэный сумматор 2, парафазный сумматор 3 по модулю два, парафазный блок 4 формирования сигнала переноса, парафаэный блок 5 формирования сигнала коррекции, элемент И вЂ” НЕ 6, элемент ИЛИ вЂ” НЕ 7, Блок 4 содержит элементы И-ИЛИ-НЕ 8 и 9.

Блок 5 содержит элементы И вЂ” ИЛИ вЂ” НЕ 10 и 11.

Основные принципы органиэации десятичного сумматора следующие, Сумматор является асинхронным, т.е, не требует синхрониэирующих тактовых импульсов и входные сигналы могут приходить в случайные моменты времени. Это позволяет на операцию суммирования отводить ровно столько времени, сколько требуется в каждом конкретном случае, Каждый парафазный входили выход может находиться в одном иэ трех состояний, соответствующих логической "1", логическому "О" или отсутствию информации.

Вход (выход) находится в состоянии логической "1", если на его первую фазу подана логическая "1" (высокий нотенциал), э на вторую фазу подан логический "О" (низкий потенциал), Вход (выход) находится s состоянии логического "О", если на его первую фазу подан логический "О" (низкий потенциал), э на вторую фазу подана логическая "1" (высокий потенциал), Когда на входе (выходе) отсутствует информация, то на обе фазы подана логическая "1" либо логический "О", Работа сумматора должна быть организована так, что после каждой операции суммирования, т,е. информационного состояния входов и выходов (10 или 01), следует операция установления входов и выходов сумматора в состояние отсутствия информации (11 либо 00).

Такой прием позволяет избежать возможности возникновения рисков сбоя в логических цепях сумматора, т.е. возможны переходы только между смежными состояниями.

Сумматор выполняет сложение над десятичными числами, представленными в коде "542 1".

Сумматор работает следующим образом.

Три младших разряда слагаемых поступают нэ входы сумматора 1 и суммируются по правилам двоичной арифметики. Если значение суммы трех младших разрядов

55 слагаемых равно 5 (10 01 10), 6 (10 10 01), 7 (10 10 10) или 8-ми (Ез=1 Ез=-О), то срабатывает блок 5.

Коррекция заключается в добавлении числа 3 (01 10 10) и значению суммы трех младших разрядов. Старшие разряды слагаемых b4bi, с с4 поступают на входы сумматора 3 по модулю два и суммируются с учетом сигнала переноса в данный сумматор 1414. Сигнал переноса l4lp формируется элементами И-НЕ 6, ИЛИ-НЕ 7 в зависи чостиот состояний выходов переноса Ез, Ез, 1

Ез, Ез сумматора 1 и корректирующего сумматора 2. Парафазный выход десятичного переноса принимает значение логической

"1" (Е=-1, Е=О), когда оба старших разряда слагаемых равны "1", либо один из них равен "1", а значение суммы трех младших разрядов равно 5, 6, 7, 8 или 4 и имеется логическая "1" на парафазном входе переноса (е=1, e=O).

Формула изобретения

Одноразрядный десятичный сумматор в коде "5421", содержащий трехразрядный двоичный сумматор. корректирующий трехразрядный двоичный сумматор, сумматор по модулю двэ, блок формирования сигнала переноса, блок формирования сигнала коррекции и элемент И-НЕ, при этом выходы разрядов трехразрядного двоичного сумматора соединены с первыми входами соответствующих разрядов корректирующего трехразрядного двоичного сумматора, выходы разрядов которого соединены с выходами разрядов десятичного сумматора с первого по третий, выход четвертого разряда которого соединен с выходом сумматора по модулю два входы блока формирования сигнала коррекции соединены с выходами разрядов и переноса трехразрядного двоичного сумматора и входом переноса десятичного сумматора, а выход подключен к вторым входам первого и второго разрядов корректирующего трехразрядного двоичного сумматора, входы первых, вторых и третьих разрядов первого и второго операндов десятичного сумматора соединены соответственно с первыми и вторыми входами соответствующих разрядов трехрэзрядного двоичного сумматора, входы четвертых разрядов первого и второго операндов соединены с первым и вторым входами сумматора по модулю два, входы блока формирования сигнала переноса соединены с входами четвертых разрядов первого и второго операндов десятичного сумматора, с выходами разрядов и переноса трехраэрядного двоичного сумматора и с входом переноса десятичного сумматора. а выход соединен с выходом переноса десятичного сумматора, 1658143

Составитель В.Березкин

Редактор М.Бланар Техред М.Моргентал Корректор М.Максимишинец

Заказ 1713 Тираж 402 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул,Гагарина, 101 выходы инверсного значения переноса трехраэрядного двоичного сумматора и корректирующего трехраэрядного двоичного сумматора подключены к входам элемента

И-НЕ, выход которого соединен с шиной прямого значения третьего входа сумматора по модулю два, вход переноса десятичного сумматора соединен с входом переноса корректирующего трехраэрядного двоичногосумматора, отличающийсятем,что, с целью повышения контролепригодности, трехраэрядный двоичный сумматор, корректирующий трехраэрядный двоичный сумматор, блоки формирования сигнала переноса и сигнала коррекции и сумматор по

5 модулю два выполнены парафазными и введен элемент ИЛИ-НЕ, входы которого соединены с выходами прямого значения переноса трехразрядного двоичного сумматора и корректирующего трехраэрядного

10 двоичного сумматора, а выход соединен с шиной инверсного значения третьего входа сумматора по модулю два.