Устройство для вычисления модуля комплексного числа

Устройство для вычисления модуля комплексного числа

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях. Целью изобретения является повышение достоверности за счет возможности работы в режиме самоконтроля операционной части устройства. Устройство содержит элементы НЕ 1 и 2, блок 3 управления, триггеры 4 и 5, коммутаторы 6 и 7, триггеры 8 и 9, регистры аргумента 10, 11, коммутаторы 12 и 13, буферный регистр 14, коммутатор 15, сумматоры 16 - 18, схемы 19 сравнения, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 20, триггер 21, коммутатор 22 и имеет входы 23 и 24 первого и второго аргументов, тактовый вход 25, вход 26 разрешения самоконтроля, выход 27 результата, выход 28 признака неисправности , выход 29 признака самоконтроля . 2 ил,

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (1!)

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

28 27 (21) 4720414/24 (22) 19.07.89 (46) 23.11.91. Бюл. М 43 (71) Специальное проектно-конструкторское бюро "Дискрет" Одесского политехнического института (72) А.Г, Шипита, E.Ë. Полин, А.В. Дрозд, В.Е. Волощук и В.Н. Лацин (53) 681.325 (088.8) (56) Авторское свидетельство СССР

f4 1254478, кл. G 06 F 7/552, 1985.

Авторское свидетельство СССР

В 1001085, кл. G 06 F 7/48, 1983. (54)УСТРОЙСТВОДЛЯ ВЫЧИСЛЕНИЯ МОДУЛЯ КОМПЛЕКСНОГО ЧИСЛА (57) Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях. 4елью изобр тения является повышение достоверности за счет возможности работы в режиме самоконтроля операционной части устройства. Устройство содержит элементы

НЕ i и 2, блок 3 управления, триггеры 4 и 5, коммутаторы 6 и 7, триггеры 8 и 9, регистры аргумента 10, 11, коммутаторы 12 и 13, буферный регистр 14, коммутатор 15, сумматоры 16 — 18, схемы 19 сравнения, элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ 20, триггер 21, коммутатор 22 и имеет входы 23 и 24 первого и второго аргументов, тактовый вход 25, вход 26 разрешения самоконтроля, выход

27 результата, выход 28 признака неисправности, выход 29 признак" самоконтроля, 2 ил.

1693599

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях.

Цель изобретения — повышение достоверности эа счет возможности работы в рехсиме самоконтроля операционной части устройства, На фиг. 1 представлена функциональная схема устройства; на фиг, 2 — функциональная схема блока управления, Устройство содержит элементы НЕ 1 и

2, блок 3 управления, триггеры 4 и 5, коммутаторы 6 и 7, триггеры 8 и 9, первый 10 и второй 11 регистры аргумента, коммутаторы 12 и 13, буферный регистр 14, коммутатор 15, сумматоры 16 — 18, схему 19 сравнения, элемент И СКЛ ЮЧАЮ ЩЕЕ ИЛИ

20, триггер 21, коммутатор 22, входы 23 и 24 соответственно первого и второго аргументов, тактовый вход 25. вход 26 разрешения самоконтроля, выход 27 результата„выход

28 признака неисправности, выход 29 признака самоконтроля.

Блок управления содержит триггеры 30 и 31; элементы И-НЕ 32 и 33, элемент И 34, элементы И-Н Е 35 — 37, элемент НЕ 38, вход 39, тактовый вход 40 управления циклом самоконтроля, вход 41 разрешения самоконтроля, тактовые выходы 42-45" первого по четвертый.

Устройство функционирует следующим образом, В режиме "Работа" в i-t< та:";те по переднему фронту синхроимпульсов в первый 10 и второй 11 регистрь: аргументов занося.гся и-разрядные мантиссы прямых кодов соответственно действительной БЕ и мнимой

Im составляющих комплексного числа, а в буферный регистр 14 — значение модуля комплексного числа, составляющие которого поданы в i-1-м такте, С выхода первого регистра 10 аргумент а прямой код действительной составляющей поступает на входы первого 16 и второго 17 сумматоров, а и-2 старших разряда этого кода — на вход третьего сумматора 18. С выхода второго регистра 11 аргумента инверсный код мнимой составляющей поступает на второй вход второго сумматора 17, прямой код — на второй вход третьего сумматора 18, à и-2 старших разрядов этого кода — на второй вход первого сумматора 16. На выходах первого

16 и третьего 18 сумма оров реализуются соответственно функции ! BE !+ — !в! ., 4 ! !гп + — RE

На втором сумматоре 17 вычисляется разность кодов реальной и мнимой состав5

55 ляющих, Если эта разность положительная, то на выход первого коммутатора 22 проходит результат с выхода первого сумматора

16, в противном случае на выход коммутатора 22 проходит результат с выхода третьего сумматора 18. Таким образом, в буферный регистр 14 заносится и+1-разряд код модуля комплексного. числа как результат сложения большей составляющей комплексного числа с меньшей составляющей, сдвинутой на два разряда в сторону младших разрядов. В режиме "Работа" результат с выходатретьего регистра поступает на выход 27 результата устройства.

Для проведения самоконтроля устройства на вход 26 разрешения самоконтроля подается сигнал "Лог. 1", Единичный сигнал с выхода второго триггера 4 разрешает работу всех триггеров, разблокирует элементы И-НЕ 32, И-НЕ 37 блока управления, разрешает прохождение через второй 6 и третий 7 коммутаторы информации с выхода шестого коммутатора 15. На выходах 42 — 45 блока 3 управления под действием синхроимпульсов вырабатываются серии импульсов. Под воздействием отрицательных импульсов с выходов 42-44 происходит установка в единичное состояние всех разрядов буферного регистра 14, первого 10 и второго ",1 регистров аргументов. Установка буферного регистра 14 происходит один раз за весь цикл самоконтроля по первому синхрсимпульсу, прошедшему на устройство после установки в единичное состояние второго триггера 4.

Установка первого регистра 10 аргумента происходит по всем нечетным синхроимпульсам, а установка второго регистра 11 аргумента — по первому и всем четным синхроимпульсам, По первому синхроимпульсу происходит установка в единичное состояние также четвертого 5 и первого 9 триггеров. Единичное значение с выхода триггера

9 пропускает на вход первого сумматора 16 и вход третьего сумматора 18 значение

"Лог. 1" соответственно с выходов пятого коммутатора 12 и шестого коммутатора 13, а также инвертирует на элемент ИСКЛ ЮЧА ЮЩЕЕ ИЛИ 20 значение знакового разряда второго сумматора 17, Цикл самоконтроля разбивается на два этапа. На первом этапе, посколькузначение знакового разряда второго сумматора 17 инвертируется, при RE > lm на вход первого коммутатора 22 будет проходить сумма с выхода третьего сумматора 18, а при

BE !т — с выхода первого сумматора 16.

Таким образом, в буферный регистр 14 заносится результат сложения меньшей составляющей комплексного числа с большей

169;599

50

55 составляющей, сдвинутой на два разряда в сторону младших разрядов (при этом два старших разряда дополняются единицами).

При поочередном занесении в первый 10 и второй 11 регистры аргумента максимальных чисел соответственно во второй 11 и первый 10 регистры поочередно заносятся и младших разрядов кода модуля с выхода буферного регистра 14.

Результат на выходе буферного регистра 14 в двух соседних тактах, начиная с второго, одинаков. На схеме 19 сравнения происходит сравнение значений модуля предыдущего и последующего тактов, и результат сравнения во всех нечетных тактах, начиная с третьего, фиксируется на пятом триггере 21. При несовпадении значений модуля пятый триггер 21 устанавливается в единичное состояние, что является сигналом неисправности устройства. Единичный сигнал с выхода неисправности устройства

28 запрещает прохождение синхроимпульсов на тактовый вход 25.

В 32-м такте (в общем случае — в такте

2"+ ) в старшем и+1-м разряде буферного регистра 14 появляется значение "Лог. О". Все триггеры переключаются по фронту, поэтому четвертый триггер 5, являющийся Т-триггером, в 32-м такте переключается в нулевое состояние. Нулевое значение с выхода четвертого триггера 5 переключает четвертый коммутатор 15, и на его выход начинает поступать код, старшие и-2-разряда которого являются и-2-младшими разрядами кода с выхода коммутатора, а два.младших разряда принимают значение "Лог, О", Поэтому, начиная с 33-го такта (в общем случае— с такта 2" +1), в первый 30 и второй 11 и+1 регистры будет по очереди заноситься код с модуля с выхода буферного регистра 14, сдвинутый на два разряда в сторону старших разрядов.

В 33-м такте первый триггер 9 переходит в нулевое состояние, и начинается второй этап цикла самоконтроля, на котором пятый 12, шестой 13 и первый 22 коммутаторы, первый 16, второй 17 и третий 18 сумматоры и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ

20 функционируют, как в режиме "Работа", В цикле самоконтроля в качестве большей составляющей выступает максимальное число (2"-1), а в качестве меньшей составляющей — код, получаемый на выходах вычитающего счетчика, Таким образом, на первом этапе происходит контроль первого входа первого сумматора 16 и второго выхода третьего сумматора 19 по всем 2" возможным значениям, а на втором этапе происходит контроль второго входа первого сумматора 16 и

4 0

ЗО

40 первого входа третьего сумматора 18 по всем 2" возможным значениям.

В 41-м такте (в общем случае — в (2" +

2 4- 1)-м такте происходит последнее сравнение цикла самоконтроля, При нормальной работе устройства в 40-м такте четвертый триггер 5 устанавливается в единичное состояние, а в 42-м такте по фронту на выхоце буферного регистра 14 в единичное состояние устанавливается третий триггер 8. Единичное состояние на выходе 29 сброса режима самоконтроля свидетельствует об окончании цикла самоконтроля и ведет к снятию сигнала "Лог. 1" на выходе

26 разрешения самоконтроля устройства. С установлением первого триггера 4 в нулевое состояние устройство переходит в режим

"Работа".

В режиме "Работа" блок управления блокирован сигналом "Ло . О" на входе 41 разрешения самоконтроля, В режиме самоконтроля при поступлении сигнала "Лог. 1" на вход 41 первый синхроимпульс с входа

39 проходит через элемент И-НЕ 32 на выход 42 и на первый вход второго элемента

2И-HE 35, что ведет к выработке импульса на выходе 43. Поскольку триггер 31 находится в нулевом состоянии (открыт. элемент 2И

34), по первому синхроимпульсу также вырабатывается сигнал на выходе 44. По окончании первого синхроимпульса по фронту, получаемому на выходе элемента 32, триггер ЗО переключается в единичное состояние, и нулевое значение с инверсного выхода триггера 30 блокирует дальнейшее прохождение синхроимпульсов на вход 42.

Сигнал "Лог, 1" с выхода триггера 30, поступающий на вход установки в нулевое состояние триггера 31, разрешает работу триггера 31. Триггер 31 является Т-триггером, и при поступлении фронтов с входа управления циклом самоконтроля, начиная с второго, происходит переключение этого триггера из нулевого состояния в единичное и наоборот. При этом поочередно открываются элемент И-НЕ 33 и элемент И 34, поочередно пропуская синхроимпульсы на выходы 43 и 44. Происходит выработка также синхроимпульса на выход 45. По окончании режима самоконтроля сигнал "Лог. 0" на входе 41 вновь блокирует блок управления.

Формула изобретения

Устройство для вычисления модуля комплексного числа, содержащее два регистра аргументов, три сумматора и первый коммутатор, причем и-разрядный выход первого регистра аргумента соединен с и-разрядными входами первых слагаемых первого и второго сумматоров, выходы и-2 старших

1693599 разрядов первого ретист;.а аргумента соединены с и-2 младшими разрядами входа первого слагаемого трет :его сумматора, иразрядные прямой и инверсный выходы второго регистра аргумента соединены с входами вторых слагаемых соответственно

1ретьего w второго сумматоров, выходы и-2 старших оазрядов прямого выхода второго регистра аргумента соединены с и-2 младшими разрядами входа второго слагаемого первого сумматора, Выходы первого и третьего сумматоров соединены соответственно с первым и вторым информационными входами пепвп 0 комму "атора О T л I4 ч 8 Io щ ее8 с я тем, что, с целью повышения достоверHGcT 1 за <:ret ????????????<?????????? ???????????? ?? ????><име самоконтроля Операционной части устройства, в него допол.- ительно введены г ять коммутаторов, схема сгавнения, буферный регистр, пять триггеров, два элемента HI:-., элемент ИСКЛЮЧА ..ОЩЕ- ИЛИ и блок уп- равления, причем входы первого и второг<„ аргументов устройства соединены с первыми информационными входами соответственно второго и третьего коммутаторов, выходы которых соединены = информационными входами соответственно первого и второго регистров аргумен. Ов, входы начал<. нпй QTgчозки кот «р » х log управления, тактовый вход

УСТРОЙСТВа СОЕ<1ИНЕН Q;-;ÄIIOÈÌeä дом блока упт>авления, синхронизирук>щими входами запи и первого и второго регистров аргумента, буферного регистра, первого триГГеоа и в <ОДОМ первого элемента НЕ, выход которого соединен с входом управления циклом самоконтроля блока управления и синхоонизируюьцим входом второго триггера, информационный вкад которого соединен с входом разрешения ñeмоконтроля устройства, выход второго триггера соединен с входами сброса первого, третьего, четвертого и ггятого триггеров, управляющими входами второго и третьего коммутаторов и входом разреи.;ения самоконтроля блока управления, третий тактовый выход блока управления соединен с .синхронизирующим входом пятого триггера, четвертый тактовый выход блока управления соединен с входами установки первого и четвертого триггеров и Входом I0

25 )I

35 лд

«о начальной установки буферного регис;ра, выход четвертого триггера соединен с И4формационными входами первого и .. ретьего триггеров и управляющим входом четвертого коммутатора, выход которого ñoединен с вторыми информационными Входами второго и третьего коммутаторов, выход первого триггера соединен с управляющими Входами пятого и шестого коммутаторов и nервым входам элемента

ЫСЬ1ЮЧ. ":ЮИ::,EE I1I : У, Второй ВХОД кОтОрагс соедин;.н е выходом знакового разряда второго сумматора, выход элемента ИСКЛ КЗЧАКЗЩЕЕ «1ЛИ соединен с управляющим входом первого коммутатора, n+1-й разрядный вь|ход которого соединен с (и+1)м разрядным информационным входом буферного регистра и (и+1 -разрядным входом первого операнда схемы сравнения, и младших разрядов, выход буферного регистра соединен с пмладшим,и разрядами входа второго операнда c;;åìû сравнения и первым л-разрядным информационным входом четвертого коммутатора, выходы и-2 младших разрядов буферного регистра соединены. c n-2 старшими разрядами второго информационного входа четвертого комму-:àTQpà, два младших разряда второго информацисгп ого входа которого соединень: со значечием логического "0, выход и+1 старшего разряда буферного регистра соединен с и+1 м разрядом входа втгрого операн, <а схемы сравнения, входом второго эле;иента HE,è синхронизиоующим входом третьеГО триГГера, Выход которого является

Выходом признака самоконтроля устройства, выход признака неисправности которого соединен с выходом пятого триггера., информационный Вход KQTopol o соединен с выходсм схемы сравнения,(п+1)-разрядный

Выход буферного регистра является выходом результата устройства, выход второго элемента НЕ соединен с синхронизирующим входом четверто. о триггера, Выходы пятого и шестого коммутаторов соединены с двумя младшими разрядами соответственно первого и третьего сумматоров, первые информационные Входы пятОГО и шестого коммутаторов соединены с входом логического О, вторые информационII,Ie входы которых соединены с входом

ЛОГИЧЕСКОЙ

1693599

Составитель С. Куликов

Техред М.Моргентал

Редактор А. Козориз

Корректор С, Шевкун

П роизводственно-издательский комбинат "Па " . У т атент, г. жгород, ул.Гагарина, 101

Заказ 4078

Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5