Выходная схема с тремя состояниями

Выходная схема с тремя состояниями

Реферат

 

Область применения: может быть использовано в устройствах автоматики и вычислительной техники. Цель изобретения: выходная схема с тремя состояниями содержит: транзисторы 1 - 5, диод Шоттки 6, резисторы 8, 7. 2 с.п. ф-лы, 4 ил.

Изобретение относится к выходным схемам с тремя состояниями, ТТЛ типа.

Известно решение выходной схемы с тремя состояниями (Н.М. Соломатин.Логические элементы ЭВМ. Москва. Высшая школа, 1990 г. стр. 63), показанное на фиг. 1. Данная схема состоит из NPN транзистора Т1, коллектор которого соединен с первым входом схемы, базой NPN транзистора Т2 и первым выводом резистора R2, второй вывод резистора R2 соединен с шиной питания. База транзистора Т1 подключена ко второму входу схемы, эмиттер соединен с первым выводом резистора R3, второй вывод которого соединен с шиной земли, и базой NPN транзистора Т3. Эмиттер транзистора Т3 соединен с шиной земли, коллектор соединен с катодом диода D. Анод диода соединен с эмиттером транзистора Т2, коллектор которого соединен с первым выводом резистора R4, второй вывод которого соединен с шиной земли. В этой схеме, когда на обоих входах одновременно состояние низкого уровня, NPN транзисторы Т2 и N3 отключаются и на выходе появляется высокоимпедансное состояние. Когда же на первом входе высокий уровень, на выходе появляется состояние высокого или низкого уровня в зависимости от уровня на втором входе.

Однако в схеме, показанной на фиг.1, в режиме запрета (высокоимпедансное состояние) весьма значительна потребляемая мощность, обусловленная протеканием тока через резистор R5 на первый вход, находящийся в состоянии низкого уровня, т. к. для стандартных входных схем номинал резистора R2 невозможно увеличить до величины более 2к в силу необходимости обеспечения нужного тока в базу транзистора Т3 в режиме разрешения.

Известно решение, устраняющее вышеупомянутый недостаток (патент ЯПОНИЯ (65) 58-48533 (43) Н 03 К 83 03 22).

Данное решение представлено на фиг.2. Схема состоит из NPN транзистора Q4, коллектор которого соединен с первым выводом резистора R4, второй вывод которого соединен с шиной питания, база с коллектором NPN транзистора Q2 и коллектором PNP транзистора Q6, эмиттер подключен к аноду диода Шоттки D1. Катод диода Шоттки соединен с коллектором NPN транзистора Q3. База транзистора Q3 cоединена с эмиттером транзистора Q2, первыми выводами резисторов R3 и R5, при этом второй вывод резистора R3 подключен к шине земли, а второй вывод резистора R5 подключен к базе транзистора Q2. База транзистора Q2 подключена ко входу схемы V_i. База PNP транзистора Q6 cоединена с базой PNP транзистора Q5 и подключена к входу схемы С3. Эмиттер транзистора Q6 подключен к шине питания, эмиттер транзистора Q6 подключен к первому выводу резистора R6, при этом второй вывод резистора R6 подключен к шине земли. Коллектор транзистора Q5 подключен ко входу схемы V_i.

Когда на вход С3 подается напряжение высокого уровня, транзисторы Q5 и Q6 отключаются. Если, в то же время, на вход V_i подается напряжение низкого уровня, транзисторы Q2 и Q3 также отключаются и на выходе появляется высокоимпедансное состояние. С другой стороны, когда на входе С3 состояние низкого уровня, транзисторы Q5 и Q6 находятся в проводящем состоянии. В этом случае, если на вход V_i подается напряжение низкого уровня, транзисторы Q2, а отсюда и Q3 отключаются, ток источника тока Q6 устремляется в базу транзистора Q4 и на выходе устанавливается состояние высокого уровня. Если же на вход V_i подается напряжение высокого уровня, транзисторы Q2 и Q3 насыщаются, транзистор Q4 отключается и на выходе устанавливается состояние низкого уровня.

Это решение взято за прототип. Недостатком данного решения является необходимость задавать большой ток базы PNP транзисторов в режиме разрешения считывания информации, т. к. коэффициент усиления по току латеральных PNP транзисторов мал, а транзистор Q6 должен задать в базу выходного транзистора Q3 значительный ток (порядка 2 мА). В случае использования данной схемы в качестве выходного каскада усилителей считывания ЗУ ток, потребляемый схемой в режиме считывания значительно увеличивается (до 30 40 мА в схемах с восьмиразрядным выходом).

Патентуемое изобретение решает задачу снижения потребляемой мощности выходной схемы с тремя состояниями в режиме разрешения.

Поставленная задача решается за счет того, что в схему с тремя состояниями, содержащую первый PNP транзистор, база которого соединена с первым входом схемы, эмиттер соединен с шиной питания, коллектор соединен с базой четвертого NPN транзистора и коллектором второго NPN транзистора, база второго транзистора соединена со вторым входом схемы, а эмиттер второго транзистора подключен к первому выводу первого резистора, второй вывод которого соединен с шиной земли, и базе третьего NPN транзистора, эмиттер третьего транзистора соединен с шиной земли, коллектор соединен с катодом диода Шоттки, анод которого соединен с эмиттером четвертого NPN транзистора, коллектор четвертого транзистора подключен к шине питания, введены пятый NPN транзистор и второй резистор, коллектор пятого транзистора соединен с первым выводом второго резистора, база соединена со вторым входом схемы, эмиттер соединен с базой третьего транзистора, эмиттером второго транзистора и первым выводом первого резистора, при этом второй вывод второго резистора подсоединен к шине питания. Таким образом отличительными признаками патентуемого изобретения является то, что в схему введены пятый NPN транзистор и второй резистор, коллектор пятого транзистора соединен с первым выводом второго резистора, база соединена со вторым входом схемы, эмиттер соединен с базой третьего транзистора, эмиттером второго транзистора и первым выводом первого резистора, при этом второй вывод второго резистора подсоединен к шине питания. Использование отличительных признаков в совокупности с признаками ограничительной части формулы позволяет решить поставленную задачу снижения потребляемой мощности выходной схемы с тремя состояниями. Схема предложенного устройства приведена на фиг.3 (а).

Предлагаемое решение ведет к достижению технического результата, так как уменьшение потребляемой мощности достигнуто за счет разделения тракта управления (первый PNP транзистор) и тракта, обеспечивающего ток базы третьего транзистора (пятый NPN транзистор, второй резистор).

Поставленная задача решается также за счет того, что в схему с тремя состояниями, содержащую первый PNP транзистор, база которого соединена с первым входом схемы, эмиттер соединен с шиной питания, коллектор соединен с базой четвертого NPN транзистора и коллектором второго NPN транзистора, база второго транзистора соединена со вторым входом схемы, а эмиттер второго транзистора подключен к первому выводу первого резистора, второй вывод которого соединен с шиной земли, и базе третьего NPN транзистора, эмиттер третьего транзистора соединен с шиной земли, при этом коллектор четвертого NPN транзистора соединен с шиной земли, введены пятый NPN транзистор, шестой NPN транзистор и второй резистор, коллектор пятого транзистора соединен с первым выводом второго резистора, база соединена со вторым входом схемы, эмиттер соединен с базой третьего транзистора, эмиттером второго транзистора и первым выводом первого резистора, коллектор шестого транзистора соединен с шиной питания, база шестого транзистора соединена с эмиттером четвертого транзистора, эмиттер шестого транзистора соединен с коллектором третьего транзистора, при этом второй вывод второго резистора подключен к шине питания. Патентуемое изобретение ведет к достижению технического результата, так как уменьшение потребляемой мощности достигнуто за счет разделения тракта управления (первый PNP транзистор) и тракта, обеспечивающего ток базы третьего транзистора (пятый NPN транзистор, второй резистор), а также за счет повышения коэффициента усиления по току четвертого NPN транзистора путем введения шестого NPN транзистора и организации таким образом составного транзистора с высоким коэффициентом усиления по току.

Проведенные патентные исследования подтвердили новизну изобретения, а также показали, что в литературе отсутствуют данные, указывающие на влияние отличительных признаков патентуемого изобретения на достижение технического результата. Поэтому следует считать, что патентуемое изобретение соответствует критерию "новизны" и "изобретательского уровня".

В описании данного изобретения используются следующие фигуры: На Фиг. 1 показана выходная схема с тремя состояниями, принятая в качестве аналога, при этом Т1, Т2, Т3 NPN транзисторы R2, R3, R4 резисторы D диод Шоттки.

На фиг. 2 показана выходная схема с тремя состояниями, принятая за прототип.

Q2, Q3, Q4 NPN транзисторы Q5, Q6 PNP транзисторы D1 диод Шоттки R3, R4, R5, R6 резисторы.

На фиг. 3а показан пример реализации схемы с тремя состояниями в соответствии с пунктом 1 формулы изобретения.

На фиг. 3б показан пример реализации схемы с тремя состояниями в соответствии с пунктом 2 формулы изобретения.

На фиг.4 показан пример использования данного изобретения в ЗУ.

Конкретный пример реализации схемы изобретения по п.1 формулы приведен на фиг. 3а. Выходная схема с тремя состояниями, содержит PNP транзистор 1, база которого соединена с первым входом схемы, эмиттер соединен с шиной питания, коллектор соединен с базой NPN транзистора 4 и коллектором NPN транзистора 2, база транзистора 2 соединена со вторым входом схемы, а эмиттер транзистора 2 подключен к первому выводу резистора 7, второй вывод которого соединен с шиной земли, и базе NPN транзистора 3, эмиттер транзистора 3 соединен с шиной земли, коллектор соединен с катодом диода Шоттки 6, анод которого соединен с эмиттером NPN транзистора 4, коллектор транзистора 4 подключен к шине питания, коллектор транзистора 5 соединен с первым выводом резистора 8, база соединена со вторым входом схемы, эмиттер соединен с базой транзистора 3, эмиттером транзистора 2 и первым выводом резистора 7, при этом второй вывод резистора 8 подсоединен к шине питания.

При подаче на второй вход схемы сигнала низкого уровня, а на первый вход сигнала высокого уровня, транзисторы 1, 2, 3, 4, 5 отключаются и схема переходит в высокоимпедансное состояние. При подаче на первый вход сигнала низкого уровня, транзистора 1 включается и на входе появляется информация, обратная информации на втором входе.

Поставленная цель достигается тем, что при подаче на второй вход сигнала высокого уровня включаются транзисторы 2, 3, 5, при этом транзистор 3 входит в режим насыщения, а его базовый ток, достигающий 2-х мА в основном обеспечивается на транзистором 1, как в схеме прототипе, а транзистором 5, не связанным с PNP латеральным транзистором, при этом соотношение площадей эмиттера транзисторов 2 и 5 пропорционально задаваемым через них токам. Таким образом, через PNP транзистор 1 мы может задать небольшой ток, величина которого должна обеспечить выходной уровень логической единицы и будет определяться коэффициентом усиления по току транзистора 4 и составлять порядка 100 мкА, что на порядок меньше, чем в схеме-прототипе. Соответственно и ток базы PNP латерального транзистора 1 окажется на порядок меньше. Таким образом видно, что введение транзистора 5 и резистора 8 позволяет существенно уменьшить потребляемую мощность в режиме разрешения.

Конкретный пример реализации схемы изобретения по пункту 2 формулы изобретения приведен на фиг.3б. Выходная схема с тремя состояниями, содержащая PNP транзистор 1, база которого соединена с первым входом схемы, эмиттер соединен с шиной питания, коллектор соединен с базой NPN транзистора 2, база транзистора 2 соединена со вторым входом схемы, а эмиттер транзистора 2 подключен к первому выводу резистора 8, второй вывод которого соединен с шиной земли, и базе NPN транзистора 3, эмиттер транзистора 3 соединен с шиной земли, при этом коллектор NPN транзистора 4 соединен с шиной питания, коллектор NPN транзистора 5 соединен с первым выводом резистора 9, база соединена со вторым входом схемы, эмиттер соединен с базой транзистора 3, эмиттером транзистора 2 и первым выводом резистора 8, коллектор NPN транзистора 6 соединен с шиной питания, база транзистора 6 соединена с эмиттером транзистора 4, эмиттер транзистора 6 соединен с коллектором транзистора 3, при этом второй вывод резистора 9 подключен к шине питания.

При подаче на второй вход схемы сигнала низкого уровня, а на первый вход сигнала высокого уровня, транзисторы 1, 2, 3, 4, 5, 6 отключаются и схема переходит в высокоимпедансное состояние. При подаче на первый вход сигнала низкого уровня, транзистор 1 включается и на выходе появляется информация, обратная информации на втором входе схемы. Поставленная цель достигается тем, что при подаче на второй вход сигнала высокого уровня включаются транзисторы 2, 3, 5, при этом транзистор 3 входит в режим насыщения, а его базовый ток, достигающий 2 мА в основном обеспечивается не транзистором 1, как в схеме-прототипе, а транзистором 5, не связанным с PNP латеральным транзистором 1, при этом соотношение площадей эмиттеров транзисторов 3 и 5 пропорционально задаваемым через них токам, то есть через PNP транзистор 1 будет протекать небольшой ток, величина которого должна обеспечить выходной уровень логической единицы и будет определяться коэффициентом усиления по току транзистора 4. Вводимый транзистор 6 образует с транзистором 4 составной транзистор с коэффициентом усиления B B6B1, то есть ток через транзистор 1 будет составлять величину порядка 10-20 мкА, что на два порядка меньше, чем в схеме-прототипе. Соответственно, и ток базы транзистора 1 окажется на два порядка меньше. Следовательно, введение транзисторов 5, 6 и резистора 8 позволяет существенно уменьшить потребляемую мощность в режиме разрешения.

В качестве примера приведено использование данного изобретения в конструкции схемы ППЗУ, с целью снижения потребляемой мощности устройства в режиме хранения.

Представленная схема с тремя состояниями является выходным каскадом усилителей считывания БИС ППЗУ, как показано на фиг.4 Первый вход схемы является управляющим входом, второй вход схемы является информационным входом, при этом управляющий вход подключается к выходу разрешения выборки (РВ) блока разрешения выборки с формирователем импульсного питания, который сконструирован с учетом изменения логического уровня сигнала разрешения выборки в режиме хранения.

Предлагаемое ППЗУ включает в себя блоки адресных формирователей 1 и 2, блок дешифратора столбцов 3, блок дешифратора строк 4, накопитель 5, блок селекторов 6, блок выходных усилителей считывания 7 и блок разрешения выборки с формирователем импульсного питания 8, схему данного изобретения в качестве выходного каскада ВУС 9.

Устройство работает следующим образом. При подаче на управляющий вход PВ блока разрешения выборки 8 сигнала "РАЗРЕШЕНИЕ", на выходе PB формируется напряжение низкого уровня, подающееся на управляющий вход и выключающее PNP транзисторы выходного каскада усилителей считывания 7. На выходе импульсного питания (ИП) блока разрешения выборки 8 формируется напряжение высокого уровня, запитывающее адресные формирователи 1 и 2, блок усилителей считывания 7 и, таким образом, схема приходит в рабочее состояние, а на выходах устройствах YO-Y7 появляется информация зашитая в накопителе 5, в соответствии с адресным кодом AО-А13. При подаче на управляющий вход PВ устройства сигнала "ЗАПРЕТ", на выходе PВ блока разрешения выборки с формирователем импульсного питания 8 появляется сигнал высокого уровня, который, закрывая PNP транзистор выходного каскада усилителей считывания 7, переводит выход схемы в третье состояние и обеспечивает непотребление тока в усилителях считывания 7. При этом на выходе ИП блока разрешения выборки 8 формируется сигнал низкого уровня, обеспечивающий непотребление тока в основных блоках запоминающего устройства. Таким образом, в режиме хранения потребляет ток только блок разрешения выборки с формирователем импульсного питания 8 и общий ток потребления запоминающего устройства в режиме хранения составляет Iхp=1мA. Ток потребления в режиме считывания при этом не увеличивается.

Таким образом, патентуемое изобретение, используемое в качестве выходного каскада усилителей считывания БИС ЗУ, позволяет разработать запоминающее устройство с встроенным импульсным источником питания, имеющее ток потребления в режиме запрета порядка 1 мА при том, что ток потребления в режиме считывания не увеличивается, что позволяет приблизить потребляемую мощность биполярных схем ППЗУ в режиме запрета к соответствующим характеристикам КМОП схем при том, что сохраняется преимущество биполярных схем по быстродействию.

Патентуемое изобретение внедрено в рамках НИР и подготовлено к внедрению в серийном производстве.

Формула изобретения

1. Выходная схема с тремя состояниями, содержащая первый PNP транзистор, база которого соединена с первым входом схемы, эмиттер соединен с шиной питания, коллектор соединен с базой четвертого NPN транзистора и коллектором второго NPN транзистора, база второго транзистора соединена с вторым входом схемы, а эмиттер второго транзистора подключен к первому выводу первого резистора, второй вывод которого соединен с шиной земли, и базе третьего NPN транзистора, эмиттер третьего транзистора соединен с шиной земли, коллектор соединен с катодом диода Шоттки, анод которого соединен с эмиттером четвертого NPN транзистора, коллектор четвертого транзистора подключен к шине питания, отличающаяся тем, что в схему введены пятый NPN транзистор и второй резистор, коллектор пятого транзистора соединен с первым выводом второго резистора, база соединена с вторым входом схемы, эмиттер соединен с базой третьего транзистора, эмиттером второго транзистора и первым выводом первого резистора, при этом второй вывод второго резистора подсоединен к шине питания.

2. Схема, содержащая первый PNP транзистор, база которого соединена с первым входом схемы, эмиттер соединен с шиной питания, коллектор соединен с базой четвертого NPN транзистора и коллектором второго NPN транзистора, база второго транзистора соединена с вторым входом схемы, а эмиттер второго транзистора подключен к первому выводу первого резистора, второй вывод которого соединен с шиной земли, и базе третьего NPN транзистора, эмиттер третьего транзистора соединен с шиной земли, при этом коллектор четвертого и шестого NPN транзисторов соединены с шиной питания, база шестого транзистора соединена с эмиттером четвертого транзистора, эмиттер шестого транзистора соединен с коллектором третьего транзистора, отличающаяся тем, что в схему введены пятый NPN транзистор и второй резистор, коллектор пятого транзистора соединен с первым выводом второго резистора, база соединена с вторым входом схемы, эмиттер соединен с базой третьего транзистора, эмиттером второго транзистора и первым выводом первого резистора, коллектор шестого транзистора соединен с шиной питания, база шестого транзистора соединена с эмиттером четвертого транзистора, эмиттер шестого транзистора соединен с коллектором третьего транзистора, при этом второй вывод второго резистора подключен к шине питания.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4