Устройство для контроля неравномерности вращения вала двигателя внутреннего сгорания

Устройство для контроля неравномерности вращения вала двигателя внутреннего сгорания

Реферат

 

Использование: диагностирование технического состояния двигателей внутреннего сгорания при их доводке и испытаниях. Сущность изобретения: устройство содержит датчик 1 частоты вращения, датчик 2 синхронизации, генератор 3 импульсов, формирователи 4, 5, 6, 7 и 8, делитель 9 частоты, блок 10 управления, счетчики 11, 12, 13, 14, 15, 16, 17 и 18, коммутаторы 19 и 20, оперативные запоминающие устройства 21 и 22, регистры 23 и 24, элементы 25 и 26 сравнения, вычислитель 27 и индикаторы 28 и 29. Устройство позволяет непрерывно измерять промежутки времени, за которые коленчатый вал двигателя поворачивается на известный дискретный угол в пределах цикла работы двигателя с синхронизацией начала измерения с рабочим ходом определенного цилиндра двигателя, одновременно записывать полученные результаты в оперативные запоминающие устройства и вычислять коэффициенты неравномерности вращения в пределах цикла работы двигателя и периода изменения крутящего момента. Оно позволяет также контролировать скоростной режим работы двигателя. 10 ил. 8 з. п. ф-лы.

Изобретение относится к измерительной технике и может быть использовано в процессе диагностирования технического состояния двигателей внутреннего сгорания, их доводки и испытания.

Известно устройство для измерения неравномерности частоты вращения вала, содержащее датчик частоты вращения, усилители, формирователь импульсов зажигания (момента впрыска) определенного цилиндра двигателя, блок сравнения действительной и заданной частоты вращения вала, триггеры совпадения, элементы совпадения, триггер запуска, триггер запрета, генератор опорной частоты, триггер синхронизации, блок выбора режима работы, буферные счетчики, формирователь сигналов сброса и записи, коммутатор, счетчик адреса, запоминающее устройство и блок индикации [1] Оно позволяет измерять до 256 значений временных интервалов между смежными импульсами датчика частоты вращения вала с последующей записью результатов измерения в оперативное запоминающее устройство.

Недостатком этого устройства является большая трудоемкость определения неравномерности вращения вследствие необходимости вывода результатов измерения из оперативного запоминающего устройства, определения максимального, минимального и среднего значений частоты вращения коленчатого вала двигателя в пределах одного или нескольких циклов его работы и вычисления среднего значения коэффициента неравномерности вращения.

Наиболее близким техническим решением, выбранным в качестве прототипа, является устройство для контроля неравномерности вращения вала двигателя внутреннего сгорания, содержащее датчик частоты вращения, формирователи, счетчик, регистры, элементы сравнения, генератор импульсов, вычислитель, индикатор и элементы "И" [2] Устройство позволяет последовательно измерять периоды следования импульсов датчика частоты вращения с одновременной селекцией и запоминанием их максимального и минимального значений, вычислять по этим значениям и периодически индицировать значение коэффициента неравномерности вращения, а также значения максимальной и минимальной скорости вращения в пределах заданного числа угловых интервалов поворота коленчатого вала.

Недостатками известного устройства являются невысокая точность контроля неравномерности вращения и его недостаточные функциональные возможности. Невысокая точность контроля неравномерности вращения объясняется искажением измеряемой информации вследствие использования в устройстве одного счетчика формирования эквивалента времени поворота вала на определенный угол. Формируемые при этом временные эквиваленты поворота вала на известный дискретный угол будут отличаться от их действительных значений, так как начало измерения временного интервала происходит с задержкой на величину длительности импульса обнуления с выхода второго формирователя. Среднее значение частоты вращения, необходимое для вычисления коэффициента неравномерности вращения, определяется полусуммой максимального и минимального значений частоты вращения, что не соответствует ее действительному среднему значению, которое должно определяться как среднеарифметическое значение частоты вращения за определенное число угловых интервалов. Кроме того, процесс измерения периодов следования импульсов от датчика частоты вращения не синхронизирован с рабочим ходом определенного цилиндра двигателя, а весь массив текущих значений этих периодов нигде не фиксируется, что не позволяет определять коэффициент неравномерности вращения последовательно по отдельным цилиндрам в пределах одного или нескольких циклов работы двигателя и, следоватедльно, оценивать их техническое состояние. Контроль неравномерности вращения осуществляется без одновременного контроля скоростного режима двигателя, хотя с его изменением изменяется и неравномерность вращения. Все это сужает функциональные возможности устройства.

Задачей изобретения является повышение точности контроля неравномерности вращения и расширение функциональных возможностей устройства за счет более точного определения среднего значения частоты вращения, возможности определения неравномерности вращения по отдельным цилиндрам и контроля скоростного режима двигателя.

Поставленная задача достигается тем, что в известное устройство для контроля неравномерности вращения вала двигателя внутреннего сгорания, содержащее датчик частоты вращения, первый и второй формирователи, первый счетчик, первый и второй регистры, первый и второй элементы сравнения, генератор импульсов, вычислитель и первый индикатор, причем первый выход датчика частоты вращения подключен к входу первого формирователя, прямой информационный выход первого регистра подключен к первому входу вычислителя и первому входу первого элемента сравнения, а прямой информационный выход второго регистра подключен к второму входу вычислителя и первому входу второго элемента сравнения, выход вычислителя подключен к входу первого индикатора, введены датчик синхронизации, третий, четвертый и пятый формирователи, делитель частоты, блок управления, второй, третий, четвертый, пятый, шестой, седьмой и восьмой счетчики, первый и второй коммутаторы, первое и второе оперативные запоминающие устройства и второй индикатор, причем выход датчика синхронизации подключен к входу третьего формирователя, выход которого соединен с первым входом блока управления, второй выход датчика частоты вращения подключен к входу второго формирователя, выход которого соединен с вторым входом блока управления, выход первого формирователя подключен к третьему входу блока управления и первому входу пятого формирователя, выход генератора импульсов соединен с четвертым входом блока управления и входом делителя частоты, первый выход которого подключен к второму входу пятого формирователя, второй выход к пятому входу блока управления и первому входу четвертого формирователя, первый выход блока управления соединен со счетным входом пятого счетчика, второй выход блока управления подключен к счетному входу первого счетчика, информационный выход которого соединен с первым входом первого коммутатора, третий выход блока управления подключен к второму входу первого коммутатора, четвертый выход блока управления подсоединен к счетному входу второго счетчика, информационный выход которого подключен к третьему входу первого коммутатора, пятый выход блока управления соединен с вторым входом четвертого формирователя, первый и второй выходы которого подключены к входам обнуления соответственно первого и второго счетчиков, третий и четвертый выходы к первым входам соответственно первого и второго оперативных запоминающих устройств, а пятый и шестой выходы к входам обнуления соответственно третьего и четвертого счетчиков, шестой выход блока управления подсоединен к счетному входу третьего счетчика, информационный выход которого подключен к первому входу второго коммутатора, седьмой выход блока управления соединен с вторым входом второго коммутатора, восьмой выход блока управления подключен к счетному входу четвертого счетчика, информационный выход которого соединен с третьим входом второго коммутатора, девятый и десятый выходы блока управления подключены к счетным входам соответственно шестого и седьмого счетчиков, информационные выходы первого и второго коммутаторов соединены с вторыми входами соответственно первого и второго оперативных запоминающих устройств, третьи входы которых подключены к информационным выходам соответственно пятого и шестого счетчиков, первый и второй выходы пятого формирователя соединены соответственно с счетным входом и входом обнуления восьмого счетчика, выход которого подключен к входу второго индикатора, информационный выход первого оперативного запоминающего устройства соединен с информационными выходами первого и второго регистров и вторыми входами первого и второго элементов сравнения, выходы которых подключены к синхронизирующим входам соответственно первого и второго регистров, а информационные выходы седьмого счетчика и второго оперативного запоминающего устройства соответственно к третьему и четвертому входам вычислителя.

Генератор импульсов содержит первый, второй и третий логические элементы "2И-НЕ", резисторы, конденсатор и кварцевый резонатор, причем входы и выходы первого и второго логических элементов соединены между собой через резисторы, выход первого логического элемента подключен через конденсатор к входам второго логического элемента, выход которого соединен с входами третьего логического элемента и через кварцевый резонатор с входами первого логического элемента, а выход третьего логического элемента выход генератора импульсов.

Первый и второй формирователи содержат каждый первый, второй и третий конденсаторы, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый и одиннадцатый резисторы, первый, второй и третий операционные усилители, первый, второй и третий диоды, стабилитрон и инвертор, причем прямой вход первого операционного усилителя подключен через последовательно соединенные первый резистор и первый конденсатор к источнику нулевого потенциала, а точка их соединения вход каждого формирователя, инверсный вход первого операционного усилителя соединен через второго резистор с источником нулевого потенциала, первый вход питания первого операционного усилителя подключен к источнику положительного напряжения, второй вход питания к источнику отрицательного напряжения, а выход через третий резистор соединен с его инверсным входом и через шестой резистор с прямым входом второго операционного усилителя, последовательно соединенные четвертый и пятый резисторы подключены соответственно к источнику положительного напряжения и источнику нулевого потенциала, а точка их соединения подключена через седьмой резистор к инверсному входу второго операционного усилителя, первый вход питания которого соединен с источником положительного напряжения, второй вход питания с источником нулевого потенциала, а выход второго операционного усилителя соединен через восьмой резистор с его прямым входом, который подключен к катоду первого диода, анод которого соединен с источником нулевого потенциала, выход второго операционного усилителя через последовательно соединенные второй конденсатор, девятый и десятый резисторы подключен к инверсному входу третьего операционного усилителя, точка соединения девятого и десятого резисторов через параллельно соединенные второй и третий диоды и третий конденсатор подключена к источнику нулевого потенциала, причем катод второго диода соединен с анодом третьего диода, прямой вход и вход коррекции третьего операционного усилителя подключены к источнику нулевого потенциала, первый вход питания третьего операционного усилителя соединен с источником положительного напряжения, второй вход питания с источником отрицательного напряжения, а выход через одиннадцатый резистор подключен к входу инвертора, который подключен к катоду стабилитрона, анод которого соединен с источником нулевого потенциала, а выход инвертора выход каждого формирователя.

Третий формирователь содержит первый, второй, третий, четвертый, пятый, шестой, седьмой подстроечный, восьмой, девятый, десятый, одиннадцатый, двенадцатый и тринадцатый резисторы, первый, второй и третий операционные усилители, первый, второй и третий диоды, первый и второй конденсаторы, стабилитрон и инвертор, причем прямой вход первого операционного усилителя подключен через первый резистор к источнику нулевого потенциала, инверсный вход через второй резистор вход третьего формирователя, первый вход питания первого операционного усилителя подключен к источнику положительного напряжения, второй вход питания к источнику отрицательного напряжения, а выход через четвертый резистор соединен с его инверсным входом, который подключен через третий резистор к источнику нулевого потенциала, выход первого операционного усилителя через девятый резистор соединен с прямым входом второго операционного усилителя, последовательно соединенные пятый, шестой и седьмой подстроечный резисторы подключены пятым резистором к источнику положительного напряжения и седьмым подстроечным резистором к источнику нулевого потенциала, а точка соединения пятого и шестого резисторов подключена через восьмой резистор к инверсному входу операционного усилителя, выход которого соединен через десятый резистор с прямым входом второго операционного усилителя, который подключен к катоду первого диода, анод которого соединен с источником нулевого потенциала, выход второго операционного усилителя через последовательно соединенные первый конденсатор, одиннадцатый и двенадцатый резисторы подключен к инверсному входу третьего операционного усилителя, точка соединения одиннадцатого и двенадцатого резисторов через параллельно соединенные второй и третий диоды и второй конденсатор подключена к источнику нулевого потенциала, причем катод второго диода соединен с анодом третьего диода, прямой вход и вход коррекции третьего операционного усилителя подключены к источнику нулевого потенциала, первый вход питания третьего операционного усилителя соединен с источником положительного напряжения, второй вход питания с источником отрицательного напряжения, а выход через тринадцатый резистор подключен к входу инвертора, который подключен к катоду стабилитрона, анод которого соединен с источником нулевого потенциала, а выход инвертора выход третьего формирователя.

Четвертый формирователь содержит делитель частоты, первый и второй инверторы, первую и вторую схемы совпадения, первый, второй, третий и четвертый каналы формирования сигналов, каждый из которых содержит первую и вторую схемы совпадения, первый, второй, третий, четвертый, пятый и шестой D-триггеры, инвертор, триггер запрета и конденсатор, причем параллельно соединенные первые входы первых схем совпадения первого, второго, третьего и четвертого каналов формирования сигналов первый вход четвертого формирователя, параллельно соединенные вход первого инвертора, первый вход синхронизации делителя частоты, второй вход первой схемы совпадения первого канала формирования сигналов, первый и второй входы инвертора первого канала формирования сигналов и первый вход второй схемы совпадения первого канала формирования сигналов второй вход четвертого формирователя, выход первого инвертора подключен к второму входу первой схемы совпадения второго канала формирования сигналов, первый выход делителя частоты соединен с его вторым входом синхронизации, второй выход подключен к второму входу первой схемы совпадения третьего канала формирования сигналов и входу второго инвертора, выход которого соединен с вторым входом первой схемы совпадения четвертого канала формирования сигналов, выход инвертора в каждом канале формирования сигналов подключен через конденсатор к источнику нулевого потенциала и второму входу второй схемы совпадения, выход которой соединен с R-входами первого, второго, третьего, четвертого, пятого, шестого D-триггеров и триггера запрета, инверсный выход которого подключен к третьему входу первой схемы совпадения, выход которого соединен с входом синхронизации первого D-триггера, инверсный выход которого подключен к входам синхронизации второго, третьего, четвертого, пятого и шестого D-триггеров и D-входу первого D-триггера, инверсный выход второго D-триггера соединен с D-входом третьего D-триггера, прямой выход которого подключен к D-входу четвертого D-триггера, выход которого соединен с D-входом пятого D-триггера, выход которого подключен к D-входу шестого D-триггера, инверсный выход которого соединен с D-входом второго D-триггера и S-входом триггера запрета, инверсные выходы пятых D-триггеров первого и второго каналов формирования сигналов соответственно первый и второй выходы четвертого формирователя, инверсные выходы третьих D-триггеров первого и второго каналов формирования сигналов подключены соответственно к первому и второму входам первой схемы совпадения четвертого формирователя, выход которой третий выход четвертого формирователя, инверсные выходы третьих D-триггеров третьего и четвертого каналов формирования сигналов соединены соответственно с первым и вторым входами второй схемы совпадения четвертого формирователя, выход которой четвертый выход четвертого формирователя, инверсные выходы пятых D-триггеров третьего и четвертого каналов формирования сигналов - соответственно пятый и шестой выходы четвертого формирователя.

Пятый формирователь содержит D-триггер, конденсатор, резистор, диод и элемент совпадения, причем первый вход элемента совпадения первый вход пятого формирователя, вход синхронизации D-триггера второй вход пятого формирователя, прямой выход D-триггера подключен к второму входу элемента совпадения, выход которого первый выход пятого формирователя, инверсный выход D-триггера соединен с его D-входом и через конденсатор и параллельно соединенные резистор и диод подключен к источнику положительного напряжения, причем к источнику положительного напряжения подключен катод диода, а точка соединения конденсатора, резистора и диода второй выход пятого формирователя.

Блок управления содержит первый, второй, третий, четвертый, пятый и шестой делители частоты, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый и четырнадцатый элементы совпадения, первый, второй, третий, четвертый, пятый, шестой и седьмой триггеры, триггер режима работы, триггер синхронизации, инвертор, первый и второй элементы "ИЛИ", первый и второй кнопочные включатели, причем первый вход первого элемента совпадения первый вход блока управления, второй вход первого элемента совпадения соединен через первый кнопочный включатель с источником нулевого потенциала, а выход с S-входом первого триггера, прямой выход которого подключен к первому входу второго элемента совпадения, второй вход которого второй вход блока управления, выход второго элемента совпадения подключен к S-входу второго триггера, прямой выход которого соединен с первым входом пятого элемента совпадения, первый вход синхронизации первого делителя частоты третий вход блока управления, первый и второй R-входы первого делителя частоты подключены к источнику нулевого потенциала, первый выход подключен к его второму входу синхронизации, а второй выход соединен с вторым входом пятого элемента совпадения, параллельно соединенные первый вход синхронизации второго делителя частоты, первые входы седьмого и восьмого элементов совпадения четвертый вход блока управления, а первый вход четвертого элемента совпадения пятый вход блока управления, первый и второй R-входы второго и третьего делителей частоты подключены к источнику нулевого потенциала, первый выход второго делителя частоты соединен с его вторым входом синхронизации, а второй выход с первыми входами тринадцатого и четырнадцатого элементов совпадения и первым входом синхронизации третьего делителя частоты, первый выход которого подключен к его второму входу синхронизации, а второй выход к первому входу третьего элемента совпадения, выход пятого элемента совпадения подключен к первым входам десятого, одиннадцатого и двенадцатого элементов совпадения, первому и второму входам синхронизации пятого делителя частоты и входу синхронизации триггера синхронизации, инверсный выход которого соединен с его D-входом, вторым входом восьмого элемента совпадения и входом синхронизации пятого триггера, прямой выход которого подключен к первому входу девятого элемента совпадения, выход которого соединен с вторым входом одиннадцатого элемента совпадения и входом синхронизации шестого триггера, прямой выход которого подключен к второму входу двенадцатого элемента совпадения, выход которого соединен с первым входом первого элемента "ИЛИ", прямой выход триггера синхронизации подключен к второму входу девятого элемента совпадения, второму входу седьмого элемента совпадения и входу синхронизации третьего триггера, выход пятого делителя частоты соединен с входом синхронизации седьмого триггера, прямой выход которого подключен к второму входу тринадцатого элемента совпадения, первому входу второго элемента "ИЛИ" и первому входу синхронизации шестого делителя частоты, инверсный выход седьмого триггера к его D-входу и второму входу четырнадцатого элемента совпадения, первый выход шестого делителя частоты соединен с его вторым входом синхронизации, а второй выход с вторым входом десятого элемента совпадения, выход которого подключен к S-входу триггера режима работы, прямой выход которого подключен к второму входу четвертого элемента совпадения, а инверсный выход к третьим входам пятого, седьмого, восьмого, тринадцатого и четырнадцатого элементов совпадения и D- и R-входам третьего триггера, прямой выход которого соединен с вторым входом третьего элемента совпадения, выход четвертого элемента совпадения подключен к первому входу шестого элемента совпадения, выход которого соединен с первым входом синхронизации четвертого делителя частоты и входом инвертора, выход которого подключен к второму входу первого элемента "ИЛИ", выход которого первый выход блока управления, первый выход четвертого делителя частоты соединен с его вторым входом синхронизации, второй выход с вторым входом второго элемента "ИЛИ" и D- и R-входами четвертого триггера, С-вход которого через второй кнопочный включатель подключен к источнику нулевого потенциала, а прямой выход к второму входу шестого элемента совпадения, выход седьмого элемента совпадения второй выход блока управления, прямой выход триггера синхронизации третий выход блока управления, выходы восьмого, одиннадцатого и тринадцатого элементов совпадения соответственно четвертый, пятый и шестой выходы блока управления, прямой выход седьмого триггера седьмой выход блока управления, выходы четырнадцатого элемента совпадения, второго элемента "ИЛИ" и третьего элемента совпадения соответственно восьмой, девятый и десятый выходы блока управления.

Первый и второй коммутаторы содержат каждый первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой двухразрядные мультиплексоры, причем первые информационные входы каждого разряда всех мультиплексоров - первый вход каждого коммутатора, вторые информационные входы каждого разряда всех мультиплексоров второй вход каждого коммутатора, параллельно соединенные первые адресные входы всех мультиплексоров третий вход каждого коммутатора, параллельно соединенные вторые адресные входы всех мультиплексоров подключены к источнику нулевого потенциала, а первый и второй выходы всех мультиплексоров выход каждого коммутатора.

Первый и второй элементы сравнения содержат каждый первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый, четырнадцатый, пятнадцатый и шестнадцатый одноразрядные сумматоры, первый, второй, третий и четвертый элементы совпадения, первый, второй, третий, четвертый и пятый инверторы, первый и второй элементы "ИЛИ, триггер и кнопочный включатель, причем первый вход первого сумматора подключен к источнику нулевого потенциала, первые входы второго, третьего, четвертого, пятого, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого, двенадцатого, тринадцатого, четырнадцатого, пятнадцатого и шестнадцатого сумматоров соединены с выходами переноса соответственно первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого, двенадцатого, тринадцатого, четырнадцатого и пятнадцатого сумматоров, вторые входы всех сумматоров первый вход каждого элемента сравнения, входы переноса всех сумматоров второй вход каждого элемента сравнения, выходы суммы первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого сумматоров подключены соответственно к первому, второму, третьему, четвертому, пятому, шестому, седьмому и восьмому входам первого элемента совпадения, выходы суммы девятого, десятого, одиннадцатого, двенадцатого, тринадцатого, четырнадцатого, пятнадцатого и шестнадцатого сумматоров соответственно к первому, второму, третьему, четвертому, пятому, шестому, седьмому и восьмому входам второго элемента совпадения, выходы первого и второго элементов совпадения соединены с входами соответственно первого и второго инверторов, выходы которых подключены соответственно к первому и второму входам третьего элемента совпадения, выход которого соединен с первым входом четвертого элемента совпадения и через третий инвертор с первым входом первого элемента "ИЛИ", выход переноса шестнадцатого сумматора подключен входу четвертого инвертора и второму входу четвертого элемента совпадения, выход которого через пятый инвертор соединен с вторым входом первого элемента "ИЛИ", выход четвертого инвертора подключен к третьему входу первого элемента "ИЛИ", выход которого соединен с S-входом триггера, R-вход которого подключен через кнопочный включатель к источнику нулевого потенциала, инверсный выход триггера соединен с первым входом второго элемента "ИЛИ", при этом для первого элемента сравнения второй вход второго элемента "ИЛИ" подключен к выходу пятого инвертора, для второго элемента сравнения второй вход второго элемента "ИЛИ" к выходу четвертого инвертора, а выход второго элемента "ИЛИ" является выходом каждого элемента сравнения.

Сопоставительный анализ с прототипом показывает, что заявляемое устройство отличается от известного наличием новых элементов: датчика синхронизации, третьего, четвертого и пятого формирователей, делителя частоты, блока управления, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого счетчиков, первого и второго коммутаторов, первого и второго оперативных запоминающих устройств, второго индикатора, связями между ними и с остальными элементами устройства, а также конструктивным выполнением генератора импульсов, первого, второго, третьего, четвертого и пятого формирователей, блока управления, первого и второго коммутаторов, первого и второго элементов сравнения.

Таким образом, заявляемое устройство соответствует критерию "новизна".

Введение в предлагаемое устройство датчика синхронизации, третьего, четвертого и пятого формирователей, делителя частоты, блока управления, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого счетчиков, первого и второго коммутаторов, первого и второго оперативных запоминающих устройств, второго индикатора и связей между ними и с остальными элементами устройства, а также соответствующее выполнение генератора импульсов, первого, второго, третьего, четвертого и пятого формирователей, блока управления, первого и второго коммутаторов, первого и второго элементов сравнения позволяет измерять промежутки времени поворота коленчатого вала на известный дискретный угол в пределах цикла работы двигателя с синхронизацией начала измерения с рабочим ходом определенного цилиндра двигателя и полученные результаты записывать в оперативные запоминающие устройства. В результате этого появляется возможность определять коэффициент неравномерности вращения как в пределах цикла работы двигателя, так и периодов изменения крутящего момента этого же цикла и за счет этого оценивать техническое состояние отдельных цилиндров двигателя. При этом среднее значение частоты вращения определяется как длительность поворота коленчатного вала на угол, соответствующий циклу работы двигателя или периоду изменения крутящего момента, что увеличивает точность определения частоты вращения, а следовательно, и коэффициента неравномерности вращения. Наличие двух счетчиков формирования эквивалентов времени поворота коленчатого вала на определенный угол исключает искажение измеряемой информации за счет совпадения начала заполнения счетчиков импульсами генератора опорной частоты с передними фронтами основных импульсов датчика частоты вращения, что также увеличивает точность определения коэффициента неравномерности вращения. Контроль неравномерности вращения осуществляется с одновременным контролем скоростного режима двигателя.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 временная диаграмма напряжений на выходах его основных узлов; на фиг. 3 -принципиальная схема генератора импульсов; на фиг.4 принципиальная схема первого и второго формирователей; на фиг. 5 принципиальная схема третьего формирователя; на фиг. 6 принципиальная схема четвертого формирователя; на фиг. 7 - принципиальная схема пятого формирователя; на фиг. 8 принципиальная схема блока управления; на фиг. 9 принципиальная схема первого и второго коммутаторов; на фиг. 10 принципиальная схема первого и второго элементов сравнения (связь между вторым элементов "ИЛИ" и пятым инвертором в виде сплошной линии для первого элемента сравнения, а связь между вторым элементов "ИЛИ" и четвертым инвертором в виде пунктирной линии для второго элемента сравнения).

Устройство для контроля неравномерности вращения вала двигателя внутреннего сгорания содержит датчик 1 (фиг. 1) частоты вращения, датчик 2 синхронизации, генератор 3 импульсов, первый 4, второй 5, третий 6, четвертый 7 и пятый 8 формирователи, делитель 9 частоты, блок 10 управления, первый 11, второй 12, третий 13, четвертый 14, пятый 15, шестой 16, седьмой 17 и восьмой 18 счетчики, первый 19 и второй 20 коммутаторы, первое 21 и второе 22 оперативные запоминающие устройства, первый 23 и второй 24 регистры, первый 25 и второй 26 элементы сравнения, вычислитель 27, первый 28 и второй 29 индикаторы.

Выход датчика 2 синхронизации подключен к входу третьего формирователя 6, выход которого соединен с первым входом блока 10 управления. Первый выход датчика 1 частоты вращения подключен к входу первого формирователя 4, а второй выход к входу второго формирователя 5, выход которого соединен с вторым входом блока 10 управления. Выход первого формирователя 4 подключен к третьему входу блока 10 управления и первому входу пятого формирователя 8. Выход генератора 3 импульсов соединен с четвертым входом блока 10 управления и входом делителя 9 частоты, первый выход которого подключен к второму входу пятого формирователя 8, а второй выход к пятому входу блока 10 управления и первому входу четвертого формирователя 7. Первый выход блока 10 управления соединен с счетным входом пятого счетчика 15, второй выход блока 10 управления подключен к счетному входу первого счетчика 11, информационный выход которого соединен с первым входом первого коммутатора 19. Третий выход блока 10, управления подключен к второму входу первого коммутатора 19, четвертый выход блока 10 управления подсоединен к счетному входу второго счетчика 12, информационный выход которого подключен к третьему входу первого коммутатора 19, пятый выход блока 10 управления соединен с вторым входом четвертого формирователя 7, первый и второй выходы которого подключены к входам обнуления соответственно первого 11 и второго 12 счетчиков, третий и четвертый выходы к первым входам соответственно первого 21 и второго 22 оперативных запоминающих устройств, а пятый и шестой выход к входам обнуления соответственно третьего 13 и четвертого 14 счетчиков. Шестой выход блока 10 управления подсоединен к счетному входу третьего счетчика 13, информационный выход которого подключен к первому входу второго коммутатора 20. Седьмой выход блока 10 управления соединен с вторым входом второго коммутатора 20, восьмой выход блока 10 управления подключен к счетному входу четвертого счетчика 14, информационный выход которого соединен с третьим входом второго коммутатора 20. Девятый и десятый выходы блока 10 управления подключены к счетным входам соответственно шестого 16 и седьмого 17 счетчиков. Информационные выходы первого 19 и второго 20 коммутаторов соединены с вторыми входами соответственно первого 21 и второго 22 оперативных запоминающих устройств, третьи входы которых подключены к информационным выходам соответственно пятого 15 и шестого 16 счетчиков. Первый и второй выходы пятого формирователя 8 соединены соответственно с счетным входом и входом обнуления счетчика 18, выход которого подключен к входу второго индикатора 29. Прямой информационный выход первого регистра 23 подключен к первому входу вычислителя 27 и первому входу первого элемента 25 сравнения, а прямой информационный выход второго регистра 24 к второму входу вычислителя 27 и первому входу второго элемента 26 сравнения. Информационный выход первого оперативного запоминающего устройства 21 соединен с информационными входами первого 23 и второго 24 регистров и вторыми входами первого 25 и второго 26 элементов сравнения, выходы которых подключены к синхронизирующим входам соответственно первого 23 и второго 24 регистров, а информационные выходы седьмого счетчика 17 и второго оперативного запоминающего устройства 22 соответственно к третьему и четвертому входам вычислителя 27, выход которого подключен к входу первого индикатора 28.

Датчик 1 частоты вращения вала предназначен для получения на выходе импульсных сигналов, частота которых пропорциональна частоте вращения вала. Датчик магнитоиндукционного типа и имеет два выхода, на одном из которых выделяется несколько импульсов в пределах одного оборота вала через равные угловые интервалы (основные импульсы), а на втором один импульс за оборот, соответствующий верхней мертвой точке определенного цилиндра двигателя (опорный импульс).

Датчик 2 синхронизации служит для получения на выходе импульсных сигналов, соответствующих моментам начала впрыска топлива (моментам зажигания) в определенном цилиндре двигателя. Он выполнен в виде датчика давления пьезоэлектрического типа.

Генератор 3 импульсов предназначен для получения импульсов стабильной частоты. Он содержит первый D1.1 (фиг. 3), второй D1.2 и третий D1.3 логические элементы "2И-НЕ", резисторы R1 и R2, конденсатор С1 и кварцевый резонатор В1, причем входы и выходы первого D1.1 и второго D1.2 логических элементов соединены между собой через резисторы R1 и R2, выход первого логического элемента D1.1 подключен через конденсатор С1 к входам второго логического элемента D1.2, выход которого соединен с входами третьего логического элемента D1.3 и через кварцевый резонатор В1 с входами первого логического элемента D1.1, а выход третьего логического элемента D1.3 выход генератора 3 (фиг. 1) импульсов. Генератор 3 импульсов выполнен на базе микросхемы К155ЛАЗ.

Первый 4 и второй 5 формирователи служат для получения прямоугольных импульсов с крутыми фронтами при поступлении на их входы соответственно основных и опорных сигналов с выходом датчиков 1 частоты вращения. Они содержат каждый первый С1 (фиг. 4), второй С2 и третий С3 конденсаторы, первый R1, второй R2, третий R3, четвертый R5, шестой R6, седьмой R7, восьмой R8, девятый R9, десятый R10 и одиннадцатый R11 резисторы, первый А1, второй А2 и третий А3 операционные усилители, первый V1, второй V2 и третий V3 диоды, стаби