Контроллер памяти, который выполняет команды считывания и записи не в порядке простой очереди

Контроллер памяти, который выполняет команды считывания и записи не в порядке простой очереди

Реферат

 

Изобретение относится к схемам управления памятью динамических запоминающих устройств с произвольной выборкой в микропроцессорной вычислительной системе, которая может посылать команды записи и продолжать обработку данных, не ожидая завершения этих команд записи. Технический результат заключается в уменьшении времени доступа памяти для доступов цикла считывания и записи в системе памяти с доступами страничного режима посредством перераспределения порядка обработки запросов доступа цикла считывания и записи. Технический результат достигается за счет того, что подсистема памяти содержит буфер посланной записи для динамических запоминающих устройств с произвольной выборкой. Буфер посланной записи содержит логическую схему считывания для разрешения доступов считывания обрабатываемых заранее посланных записей. Усовершенствованный буфер доступа записи разрешает передавать посланные записи в динамические запоминающие устройства с произвольной выборкой не в порядке простой очереди, не теряя времени, связанного с посланными записями. 4 с. и 4 з. п. ф-лы, 16 ил.

Изобретение относится к схемам управления памятью динамических запоминающих устройств с произвольной выборкой в микропроцессорной вычислительной системе, которая может посылать команды записи и продолжать обработку данных, не ожидая завершения этих команд записи.

Динамические запоминающие устройства с произвольной выборкой находят применение в качестве оперативной памяти большинства микропроцессорных вычислительных систем, поскольку динамические запоминающие устройства с произвольной выборкой обеспечивают разумный компромисс между емкостью памяти, временем доступа и стоимостью. Как хорошо известно, динамическими запоминающими устройствами с произвольной выборкой управляют посредством сообщения сначала адреса строки одному или более динамическим запоминающим устройствам с произвольной выборкой; стробирования адреса строки в динамических запоминающих устройствах с произвольной выборкой путем возбуждения сигнала строба адреса строки, который предварительно заряжает выбранную строку; ожидания в течение по меньшей мере минимального времени доступа строки; сообщения адреса столбца динамическим запоминающим устройствам с произвольной выборкой; и затем стробирования адреса столбца в динамических запоминающих устройствах с произвольной выборкой путем возбуждения сигнала строба адреса столбца для выбора данных из одного столбца строки, к которой имеется доступ.

Самые выпускаемые в промышленном масштабе в настоящее время динамические запоминающие устройства с произвольной выборкой работают в "страничном режиме", в котором к данным, хранимым в той же строке (то есть странице), но в другом столбце, может быть получен доступ простым изменением адреса столбца. Отпадает необходимость повторного сообщения адреса строки динамическому запоминающему устройству с произвольной выборкой, поскольку все данные в этой строке уже доступны для считывания или изменения. Вследствие этой характерной черты страничного режима, обеспечивающего преимущество в скорости, очень выгодно получать доступ ко многим ячейкам памяти в одной строке перед изменением адреса строки. Например, когда к системам памяти на основе динамических запоминающих устройств с произвольной выборкой или из них передают большие блоки данных, как правило, получают доступ к последовательным адресам большинства или всех столбцов в конкретной строке прежде, чем изменяется адрес строки.

В стандартной микропроцессорной вычислительной системе, данные считываются из системы памяти и записываются в нее в произвольных адресах, в частности, когда команды и данные хранятся в одной системе памяти или когда данные операнда считываются из одной области ячеек памяти, а результаты данных хранятся в другой области ячеек адресации. Таким образом, преимущества работы в страничном режиме часто не могут быть использованы вследствие "произвольного" доступа системы памяти.

Одной характерной чертой более современных микропроцессоров является разрешение посланных записей. То есть, микропроцессор может выдавать данные, хранимые в ячейке памяти. Адрес и данные временно хранятся в буфере в контроллере памяти, и микропроцессору разрешено продолжать свою следующую операцию без ожидания завершения операции записи в выбранную ячейку памяти. Для разрешения многочисленных записей, посылаемых микропроцессором без ожидания завершения их записи в систему памяти, может быть обеспечена достаточная буферизация.

Системы, использующие признак посланной памяти, содержат логическую схему для сравнения адресов считывания с адресами записи для обеспечения гарантии того, чтобы последующее считывание из системы памяти не было направлено в адрес памяти, который имеет данные посланной записи, которые ранее не были записаны. Если адрес считывания соответствует адресу посланной записи, то контроллер памяти может подождать для ответа на запрос считывания до тех пор, пока не завершится операция посланной записи, или в альтернативном варианте контроллер памяти может ответить на запрос считывания посредством передачи данных непосредственно из буфера посланной записи. Если адрес считывания отличается от адресов всех посланных записей, то контроллер памяти может включать логику "считывания вокруг", чтобы дать возможность контроллеру памяти ответить на доступ считывания в другой ячейке до завершения операций посланной записи.

Известные контроллеры памяти, которые выполняют операции посланной записи, работают по принципу простой очереди типа первым поступил - первым выводится. То есть, посланные записи записываются в памяти в том же порядке, в котором посланные записи принимаются контроллером памяти. Если последовательные операции посланной записи направляются в адреса на разных страницах динамических запоминающих устройств с произвольной выборкой, то на систему памяти налагается штрафное время, вызванное временем доступа строки. Даже в том случае, если две посланные записи в буфере направляются на одну страницу памяти, обычный контроллер памяти не запишет эти две посланные записи последовательно, если между ними на другую страницу направлена третья посланная запись. Кроме того, если контроллер памяти разрешает операции считывания вокруг, доступ считывания может быть из другой страницы, чем предшествующая посланная запись или последующая посланная запись. Это снова вызовет наложение штрафного времени. Если микропроцессор не может посылать дополнительные записи или ему приходится ждать данных считывания, когда быстродействие контроллера памяти уменьшается вследствие частого переключения страниц, то общее быстродействие системы будет ухудшаться.

Таким образом, можно видеть, что многие преимущества контроллеров памяти, имеющих возможности посланной записи и считывания вокруг, уменьшаются вследствие штрафного времени вызванного изменением адреса строки между доступами памяти.

Согласно предложенному изобретению предложен контроллер памяти, отличающийся тем, что он выполнен с возможностью управления системой динамического запоминающего устройства с произвольной выборкой, которая принимает множество запросов доступа записи, имеющих соответствующие адреса и связанные с ними данные для записи в указанную систему динамического запоминающего устройства с произвольной выборкой по указанным адресам, причем каждый из указанных адресов записи имеет часть, соответствующую адресу строки, и часть, соответствующую адресу столбца, содержащий буфер, имеющий множество ячеек памяти, которые временно хранят указанные адреса записи и связанные с ними данные для каждого из указанных запросов доступа записи до тех пор, пока указанные данные не могут быть записаны в указанную систему динамического запоминающего устройства с произвольной выборкой, причем указанные хранимые адреса и данные сохраняются в указанном буфере в порядке, соответствующем порядку, в котором указанные запросы доступа записи приняты, и схему управления последовательностью доступа, которая выбирает адрес и данные, связанные с одним из указанного множества запросов доступа записи в качестве следующего доступа к указанной системе динамического запоминающего устройства с произвольной выборкой, содержащую компаратор, который сравнивает указанную часть, соответствующую адресу строки, каждого из указанных хранимых адресов с указанной частью, соответствующей адресу строки, текущего доступа и идентифицирует запросы доступа записи, имеющие соответствующие части, соответствующие адресу строки, идентичные указанной части, соответствующей адресу строки, указанного текущего доступа, и селектор доступа, чувствительный к сигналу из компаратора, который выбирает один из указанных идентифицированных запросов доступа записи в качестве следующего доступа к системе динамического запоминающего устройства с произвольной выборкой перед выбором неидентифицированного запроса доступа записи, имеющего часть, соответствующую адресу строки, отличающуюся от указанной части, соответствующей адресу строки, указанного текущего доступа, причем указанный выбор указанного одного из указанных идентифицированных запросов доступа записи делается даже в том случае, если указанный неидентифицированный запрос доступа записи был сделан до указанного идентифицированного запроса доступа записи. Предпочтительно, контроллер памяти принимает запрос доступа считывания, имеющий адрес считывания, причем указанный адрес считывания имеет часть, соответствующую адресу строки, и часть, соответствующую адресу столбца, указанный компаратор сравнивает с указанной частью, соответствующей адресу строки, указанного доступа и идентифицирует направлена ли указанная часть, соответствующая адресу строки, указанного адреса считывания той же самой, что и указанная часть, соответствующая адресу строки, указанного текущего доступа, и, в случае соответствия указанной части, соответствующей адресу строки указанного адреса считывания, указанной ранее части, соответствующей адресу строки указанного текущего доступа, то схема селектора доступа выбирает указанный запрос доступа считывания в качестве следующего доступа до выбора указанного неидентифицированного запроса доступа записи в качестве следующего доступа.

В этом случае указанный компаратор дополнительно содержит логическую схему, которая сравнивает по меньшей мере часть указанной части, соответствующей адресу столбца указанного адреса считывания с соответствующей частью указанных частей, соответствующих адресу столбца, указанного множества адресов записи в указанном буфере, и селектор доступа выбирает указанный запрос доступа считывания перед любым запросом доступа записи, если указанная часть, соответствующая адресу строки, указанного адреса считывания идентична указанной части, соответствующей адресу строки, указанного текущего доступа, а указанная часть указанной части, соответствующей адресу столбца, указанного адреса считывания отличается от указанных соответствующих частей указанных частей, соответствующих адресу столбца, указанных идентифицированных запросов доступа записи.

Кроме того, предложен способ управления доступом к системе динамического запоминающего устройства с произвольной выборкой, имеющей множество ячеек памяти, согласно которому обеспечивают доступ к указанной системе динамического запоминающего устройства с произвольной выборкой посредством сообщения адреса строки в указанную систему динамического запоминающего устройства с произвольной выборкой и затем сообщения указанной системе динамического запоминающего устройства с произвольной выборкой адреса столбца, причем указанная система динамического запоминающего устройства с произвольной выборкой обеспечивает доступ во множество ячеек, имеющих такой же адрес строки, путем изменения между доступами только адреса столбца, предусматривающий хранение в буфере адреса и связанных с ним данных для каждого из множества запросов доступа записи, причем каждый адрес из указанного множества запросов доступа содержит часть, соответствующую адресу строки, и часть, соответствующую адресу столбца, каждый адрес и связанные с ним данные хранят в том порядке, в котором указанный контроллер памяти принимает указанные запросы доступа; осуществляют первый доступ к указанной системе динамического запоминающего устройства с произвольной выборкой в адресе первой строки и адресе первого столбца, сравнивают указанную часть, соответствующую адресу первой строки, с указанной частью, соответствующей адресу строки каждого запроса доступа, хранимого в указанном буфере, и, если по меньшей мере один запрос доступа в указанном буфере имеет часть, соответствующую адресу строки, идентичную указанной части, соответствующей адресу строки, указанного первого доступа, выбор в качестве второго доступа в указанную систему динамического запоминающего устройства с произвольной выборкой самого раннего принятого запроса доступа указанного по меньшей мере одного запроса доступа, имеющего часть, соответствующую адресу строки, идентичную указанной части, соответствующей адресу строки, указанного первого доступа, причем указанный по меньшей мере один запрос доступа, имеющий идентичную часть, соответствующую адресу строки, выбирают перед более ранними запросами, имеющими неидентичные части, соответствующие адресу строки; и если ни один запрос доступа в указанном буфере не имеет части, соответствующей адресу строки, идентичной указанной части, соответствующей адресу строки, указанного первого доступа, осуществляют выбор самого раннего принятого запроса в указанном буфере в качестве указанного второго доступа. Предпочтительно, дополнительно проводят сравнение части, соответствующей адресу строки, и по меньшей мере одного разряда части, соответствующей адресу столбца, запроса доступа считывания с частями, соответствующими адресу строки, и с соответствующим разрядом частей, соответствующих адресу столбца, указанного множества запросов доступа записи в указанном буфере, и если указанная часть, соответствующая адресу строки, указанного доступа считывания идентична части, соответствующей адресу строки, по меньшей мере одного из указанных запросов доступа записи, то проводят осуществление указанного доступа считывания до указанных доступов записи, имеющих идентичную часть, соответствующую адресу строки, и, если указанные соответствующие разряды указанных частей, соответствующих адресу столбца, отличаются, то проводят осуществление доступа записи до указанного доступа считывания, если указанный по меньшей мере один разряд указанной части, соответствующей адресу столбца, указанного доступа считывания идентичен указанному по меньшей мере одному разряду указанной части, соответствующей адресу столбца, одного из указанных доступов записи.

Предложен также способ выбора следующего доступа в систему динамического запоминающего устройства с произвольной выборкой, имеющую запросы посланной записи в указанную систему динамического запоминающего устройства с произвольной выборкой, согласно которому по меньшей мере одна из посланных записей имеет адрес, направленный в ячейки памяти, имеющий адрес строки, идентичный адресу строки текущего доступа в указанную систему динамического запоминающего устройства с произвольной выборкой, и по меньшей мере одна из указанных посланных записей имеет адрес, направленный в ячейку памяти, имеющую адрес строки, отличающийся от указанного адреса строки указанного текущего доступа, предусматривающий выбор доступа самой ранней принятой записи, имеющего идентичный адрес строки, в качестве следующего доступа до выбора доступа какой-либо записи, имеющего другой адрес строки, и если ни один доступ записи не имеет идентичного адреса строки, выбор доступа самой ранней записи, имеющей другой адрес строки, в качестве следующего доступа.

Кроме того, предложена и буферная схема, которая разрешает принимать данные доступа записи в порядке простой очереди и хранить во множестве ячеек в указанной буферной схеме и которая разрешает выход данных доступа записи из указанной буферной схемы не в порядке простой очереди, в которой указанные данные доступа записи содержат адреса, которые идентифицируют ячейки памяти в системе страничной памяти, содержащая входной указатель, который идентифицирует следующую пустую одну из указанных ячеек буферной схемы для приема следующего входа данных, выходной указатель, который идентифицирует следующую полную одну из указанных ячеек буферной схемы в качестве источника следующего выхода, и схему управления указателями, которая независимо управляет указанным входным указателем и указанным выходным указателем, причем указанная схема управления указателями содержит распределитель приоритета, чувствительный к результату сравнения в отношении того, идентичны ли части, соответствующие адресу страницы, указанных адресов указанных данных доступа записи с частью, соответствующей адресу страницы, ячейки памяти с текущим доступом в указанной системе страничной памяти, для выбора полной одной из множества полных указанных ячеек буферной схемы в качестве указанного источника указанного следующего выхода перед выбором неидентифицированной полной одной из указанных буферных ячеек, имеющих часть, соответствующие адресу страницы, отличающуюся от указанной части, соответствующей адресу страницы указанной ячейки памяти текущего доступа, даже в том случае, если данные доступа записи для указанной неидентифицированной полной одной из указанных ячеек буферной схемы были приняты в указанную буферную схему до данных доступа записи для указанной выбранной полной одной из указанных ячеек буферной схемы. Предпочтительно, указанная система страничной памяти является динамическим запоминающим устройством с произвольной выборкой, имеющим множество строк, причем каждая строка является страницей указанного динамического запоминающего устройства с произвольной выборкой.

В дальнейшем изобретение будет охарактеризовано с использованием следующих чертежей.

Фиг. 1 - упрощенная блок-схема вычислительной системы, которая содержит подсистему памяти.

Фиг. 2 - упрощенная блок-схема подсистемы памяти, показанной на фиг. 1.

Фиг. 3 - иллюстрация диаграммы синхронизации доступа считывания в, выбранной в качестве примера, системе динамического запоминающего устройства с произвольной выборкой.

Фиг. 4 - иллюстрация диаграммы синхронизации доступа записи в, выбранной в качестве примера, системе динамического запоминающего устройства с произвольной выборкой.

Фиг. 5 - иллюстрация синхронизации последовательных операций записи в различные строки динамического запоминающего устройства с произвольной выборкой.

Фиг. 6 - иллюстрация синхронизации последовательных операций записи в ту же строку динамического запоминающего устройства с произвольной выборкой.

Фиг. 7 - иллюстрация блок-схемы подсистемы памяти, которая содержит буфер простой очереди посланной записи.

Фиг. 8 - иллюстрация блок-схемы подсистемы памяти, которая содержит буфер посланной записи и контроллер памяти в соответствии с настоящим изобретением.

Фиг. 9 - таблица, иллюстрирующая один вариант осуществления выборов следующего адреса доступа для комбинаций частей, соответствующих адресу строки, запросов доступа считывания и посланных записей в сравнении с текущим адресом строки.

Фиг. 10 - таблица, иллюстрирующая альтернативный вариант осуществления выборов следующего адреса доступа для комбинаций частей, соответствующих адресу строки, запросов доступа считывания и посланных записей в сравнении с текущим адресом строки.

Фиг. 11 - таблица, иллюстрирующая выборы следующего адреса доступа записи для комбинаций посланных записей, которые могут содержать совпадения страницы (то есть строки); пропуски страницы; или совпадения страницы и пропуски страницы.

Фиг. 12 - иллюстрация более детальной блок-схемы цепи компараторов и логической схемы управления указателями, показанной на фиг. 8.

Фиг. 13 - иллюстрация высокоуровневого функционального представления буфера посланной записи, показанного на фиг. 8 и фиг. 12.

Фиг. 14 - иллюстрация функциональной логики управления указателями, показанной на фиг. 12, которая формирует основной указатель вводимых данных.

Фиг. 15 - иллюстрация функциональной логики управления указателями, показанной на фиг. 12, которая формирует выходной указатель.

Фиг. 16 - иллюстрация функциональной логики управления указателями, показанной на фиг. 12, которая формирует входной указатель.

Ниже будет приведен предпочтительный вариант реализации изобретения.

На фиг. 1 показаны части вычислительной системы 100, выбранной в качестве примера, относящейся к настоящему изобретению. Вычислительная система 100 содержит модуль 110 центрального процессора, который содержит, например, микропроцессор 113 и сверхоперативную память 115. Как хорошо известно, модуль 110 центрального процессора содержит также другую обычную схемотехнику, например, контроллер шины, интерфейс шины и аналогичные устройства, которые не показаны на этом чертеже. Модуль 110 центрального процессора имеет связь с подсистемой 120 памяти посредством шины 125 системы. Подсистема 120 памяти дополнительно содержит контроллер 130 памяти и множество динамических запоминающих устройств 135 с произвольной выборкой. Типовая вычислительная система 100 содержит другие компоненты, например, интерфейс ввода-вывода, дисководы и контроллеры дисководов, видеодисплеи, клавиатуры и аналогичные устройства, которые также не показаны на фиг. 1, для того, чтобы придать выразительность настоящему изобретению. Должно быть также очевидно, что другие такие компоненты могут иметь доступ к подсистеме 120 памяти при использовании транзакций прямого доступа к памяти через шину системы.

Шина 125 системы, показанная на фиг. 1, иллюстрируется как сложная (составная) шина. Квалифицированному в этой области техники специалисту будет очевидно, что шина 125 системы содержит множество линий адресации, множество линий передачи данных и множество линий передачи сигналов управления. Линии передачи сигналов управления могут содержать, например, линию ввод-вывод/память, которая делает выбор между командами перехода между модулем 110 центрального процессора и устройствами ввода-вывода (не показаны) или командами перехода между модулем 110 центрального процессора и подсистемой 120 памяти; и линию считывания/записи, которая делает выбор между командами перехода из подсистемы 120 памяти в модуль 110 центрального процессора (считывание) или из модуля 110 центрального процессора в подсистему 120 памяти (запись). Она может содержать также линии выбора байта, причем эти линии определяют какие байты данных в многобайтовом слове должны передаваться; и сигналы (инициирования одного или более циклов), которые возбуждаются микропроцессором 113 в модуле 110 центрального процессора для запуска цикла доступа. Например, в микропроцессоре Intel, например, 80486, Pentium или аналогичных микропроцессорах, микропроцессор для инициирования цикла доступа возбуждает сигнал строба адреса.

Подсистема 120 памяти реагирует на соответствующие сигналы, поступающие по линиям адресации, а также по линиям передачи данных и по линиям передачи сигналов управления, чтобы начать цикл доступа, и если микропроцессором 113 выбирается доступ считывания, то данные передаются из ячейки (памяти), определенной сигналами адресации и сигналами выбора байта в микропроцессор 113 по линиям передачи данных шины 125 системы. Если микропроцессором 113 выбирается доступ записи, то данные передаются из микропроцессора 113 в подсистему 120 памяти по линиям передачи данных.

На фиг. 2 показана упрощенная блок-схема, приведенной в качестве примера, подсистемы 120 памяти, для иллюстрации функционирования динамических запоминающих устройств 135 с произвольной выборкой.

На фиг. 3 и фиг. 4 иллюстрируются, приведенные в качестве примера, диаграммы синхронизации для доступа считывания (фиг. 3) и доступа записи (фиг. 4) к этим динамическим запоминающим устройствам с произвольной выборкой. Как показано, контроллер 130 памяти содержит декодер 138 области памяти, синхрогенератор 140, мультиплексор 142 адресации строки/столбца и двунаправленный буфер 144 данных. Контроллер 130 памяти принимает множество разрядов адреса из шины 125 системы на множество линий 154 адресации, которые для ясности этой иллюстрации являются разрядами AD2-AD31 адреса. Линии выбора байта используются контроллером памяти вместо разрядов AD0 и AD1 адреса для выбора конкретных байтов четырехбайтового слова памяти, к которому нужен доступ. В некоторых системах слово памяти может иметь большее число байтов, а разряды AD2 адреса или выше могут быть заменены дополнительными линиями выбора байта для выбора между большим числом байтов. В варианте воплощение, описываемом в этой заявке, разряды AD20-AD31 используются для выбора конкретной подсистемы в ответ на доступ к шине 135 системы, например, подсистемы 120. Кроме того, в описываемом варианте осуществления разряды AD2-AD21 используются для выбора конкретной ячейки памяти в подсистеме 120 памяти. Должно быть также очевидно, что распределение разрядов AD0-AD31 для управления подсистемы 120 памяти изменится в соответствии с емкостью памяти и выбранной областью адресации подсистемы 120 памяти.

Линии 154 адресации связаны с мультиплексором 142 адресации строки/столбца. Квалифицированному в этой области техники специалисту будет очевидно, что для нормализации адресов перед сообщением адресов в мультиплексор 142 адресации строки/столбца, подсистема 120 памяти может содержать схему нормализации адресации (не показана). В приведенных в качестве примера системах на основе дисковых операционных систем, в которых используются процессоры семейства Intel, область адресации содержит ряд "дыр", вызванных распределением частей областей адресации, например, для запоминающего устройства с произвольной выборкой для хранения видеоинформации. Эти адреса косвенно адресованы операционной системой как ячейки памяти. Поскольку физические ячейки памяти, соответствующие этим "дырам", не будут использоваться иначе, схема нормализации адресации передает логические адреса выше начала "дыр" для переадресации доступов к физическим адресам, соответствующим ячейкам с "дырами". Такие схемы нормализации адресации хорошо известны на современном уровне техники и по этой причине не показаны на фиг. 2, 7 и 8 и не описываются в этой заявке.

Синхрогенератор 140 является чувствительным к управляющим сигналам из шины 125 системы для формирования соответствующих сигналов доступа к динамическим запоминающим устройствам 135 с произвольной выборкой. Декодер 138 области адресации декодирует адрес (содержащий разряды AD2-AD31 адреса), сообщаемые в контроллер 130 памяти, и определяет, находится ли сообщенный адрес в области адресации, выделенной для подсистемы 120 памяти. Декодер 138 области адресации обеспечивает активный выходной сигнал к синхрогенератору 140, если сообщенный адрес находится в пределах такой области адресации. Если активируется сигнал строба адреса на линии 150, в то время как активен выходной сигнал декодера 138 области адресации, то синхрогенератор 140 инициирует допуск к динамическим запоминающим устройствам 135 с произвольной выборкой. Если сигнал считывания/записи на линии 152 считывания/записи выбран для доступа считывания, этот доступ будет инициирован как доступ считывания. Аналогичным образом, если сигнал считывания/доступа выбран для доступа записи, то этот синхрогенератор инициирует доступ записи к динамическим запоминающим устройствам 135 с произвольной выборкой.

Контроллер 130 дополнительно принимает множество сигналов (D0-D31) данных с помощью соответствующего множества линий 156 передачи данных. Приведенная в качестве примера система, описываемая в этой заявке, является тридцатидвухразрядной системой. Должно быть очевидным, что приведенное ниже описание будет относиться к системам, имеющим большое число разрядов на слово данных.

Синхрогенератор 140 формирует сигнал строба адреса строки (RAS^*) на линии 160, сигнал строба адреса столбца (CAS^*) на линии 162, сигнал разрешения записи (WE^*) на линии 164, сигнал разрешения вывода (OE^*) на линии 166 и сигнал (S) выбора мультиплексора на линии 168. (Применяемая в этой заявке звездочка (^*) после названия сигнала указывает на активный низкий сигнал). Множественные сигналы строба адреса строки (RAS^*) и строба адреса столбца (CAS^*) могут быть обеспечены для множества блоков динамических запоминающих устройств с произвольной выборкой так, чтобы только некоторые из динамических запоминающих устройств с произвольной выборкой управлялись каждым сигналом строба адреса строки (RAS^*) и строба адреса столбца (CAS^*).

Функционирование, представленной в качестве примера, подсистемы 120 памяти будет кратко описано со ссылкой на диаграммы синхронизации, показанные на фиг. 3 и фиг. 4. Специалисту, знакомому с динамическими запоминающими устройствами с произвольной выборкой, будет очевидно, что цепи динамических запоминающих устройств с произвольной выборкой имеют, как правило, только половину линий адресации, необходимых для полной адресации ячеек памяти в каждой цепи. Например, для адресации динамического запоминающего устройства емкостью 1 мегабайт, имеющего 1048576 ячеек памяти, требуется 20 разрядов адресации; однако, вследствие ограничений штырьковых выводов и вследствие рабочих характеристик динамических запоминающих устройств с произвольной выборкой, предусматривают только 10 штырьковых выводов адресации. 20 разрядов адресации, необходимых для полной адресации динамического запоминающего устройства с произвольной выборкой, мультиплексируются в динамическое запоминающее устройство с произвольной выборкой по 10 разрядов адресации за один раз. В частности, сигнал (S) выбора мультиплексора сначала прикладывается к мультиплексору 142 адресации строки/столбца на первом логическом уровне для сообщения первых десяти разрядов адреса из шины 125 системы в качестве адреса строки, как иллюстрируется частью СТРОКА сигнала адреса (ADDR), показанного на фиг. 3. Исторически, самые значительные разряды разрядов адресации сообщаются как адрес строки, однако могут быть также использованы другие комбинации разрядов адресации с частью из наиболее значительных разрядов и частью из наименее значительных разрядов, (см., например, патент США N 5247643). После выбора разрядов адресации для адреса строки, синхрогенератор возбуждает сигнал строба адреса строки (RAS^*), как иллюстрируется на фиг. 3. После соответствующей задержки, определяемой частными характеристиками динамических запоминающих устройств 135 с произвольной выборкой, синхрогенератор 140 переключает уровень на селекторной линии 168, чтобы заставить мультиплексор 142 адресации строки/столбца сообщить остающиеся разряды адресации как разряды адреса столбца, как показано частью СТОЛБЕЦ сигнала адреса (ADDR) на фиг. 3. Синхрогенератор 140 активирует сигнал строба адреса столбца (CAS^*), чтобы заставить адрес столбца стробироваться в динамических запоминающих устройствах 135 с произвольной выборкой. Поскольку это является доступом считывания, сигнал разрешения записи (WE^*) на линии 164 становится неактивным, а сигнал разрешения вывода (OE^*) на линии 166 становится активным так, чтобы достоверные данные выводились из динамических запоминающих устройств с произвольной выборкой после короткой задержки, определяемой временем доступа адреса столбца. Буфер 144 также управляется сигналом разрешения вывода (OE^*) для передачи выходных данных из динамических запоминающих устройств 135 с произвольной выборкой в линии 156 передачи данных шины 125 системы. (В некоторых системах динамические запоминающие устройства 135 с произвольной выборкой могут быть непосредственно соединены с шиной 125 системы без использования буфера 144.) На фиг. 4 иллюстрируется аналогичная последовательность синхронизации для доступа записи; однако до сообщения разрядов адреса столбца и возбуждения сигнала строба адреса столбца (CAS^*), активируется сигнал разрешения записи (WE^*) на линии 164, а сигнал разрешения вывода (OE^*) на линии 166 становится неактивным. Таким образом, данные передаются из шины 125 системы через буфер 144 в динамические запоминающие устройства 135 с произвольной выборкой и хранятся в них.

Как иллюстрируется на фиг. 3 и фиг. 4, доступ к динамическим запоминающим устройства 135 предусмотрен посредством двухэтапной операции, в которой адрес строки сообщается динамическим запоминающим устройствам 135 с произвольной выборкой и стробируется в динамических запоминающих устройствах с произвольной выборкой посредством возбуждения сигнала строба адреса строки (RAS^*). Это заставляет динамические запоминающие устройства начать доступ к множеству ячеек памяти для хранения данных, которые имеют общий адрес строки. Данные из всей строки передаются в выходной мультиплексор в каждом динамическом запоминающем устройстве с произвольной выборкой после задержки, называемой временем доступа строки. Множество разрядов данных, допущенных в одну строку, расположено в столбцах в строке. После этого, если адрес столбца сообщен динамическим запоминающим устройствам 135 с произвольной выборкой и возбужден сигнал строба адреса столбца (CAS^*), адрес столбца выбирает один из столбцов данных для вывода из каждого динамического запоминающего устройства 135 с произвольной выборкой. В альтернативном варианте, при доступе записи, данные, сообщенные на вход каждого из динамических запоминающих устройств 135 с произвольной выборкой, хранятся в выбранной строке в столбце, определенном выбранным адресом столбца.

Если в динамическое запоминающее устройство с произвольной выборкой сообщается новый адрес, то сигнал строба адреса строки (RAS^*) должен быть деактивирован в течение достаточного времени, чтобы позволить внутренним адресам строки перезарядиться и был сообщен новый адрес строки. Задержка, соответствующая времени доступа строки, снова имеет место прежде, чем адрес столбца может быть сообщен и выбран конкретный столбец данных для считывания или записи. Таким образом, как иллюстрируется на фиг. 5, имеет место значительное штрафное время каждый раз, когда инициируется доступ новой строки.

Большинство современных динамических запоминающих устройств с произвольной выборкой частично уменьшают штрафное время доступа строки благодаря работе в так называемом страничном режиме, в котором могут иметь место последовательные доступы к многочисленным столбцам в одной строке динамического запоминающего устройства с произвольной выборкой без дополнительных доступов строки. В частности, как иллюстрируется на фиг. 6, ряд доступов к одной строке инициируется посредством сообщения адреса строки динамическим запоминающим устройствам с произвольной выборкой и возбуждения сигнала строба адреса столбца (CAS^*). После первого доступа сигнал строба адреса строки (RAS^*) не дезактивируется. Вместо этого, дезактивируется только сигнал строба адреса столбца (CAS^*), сообщается новый адрес столбца и становятся доступными данные из нового столбца или данные для нового столбца сохраняются только после короткого времени доступа столбца. Таким образом, если последовательность доступов имеет место в одной строке, то получают существенную экономию времени.

Как описано выше, экономии времени, обеспечиваемые работой системы (памяти при применении динамических запоминающих устройств с произвольной выборкой) в страничном режиме не могут быть получены, если микропроцессор 113 или другое устройство доступа к памяти сообщает адреса не в порядке простой очереди. Например, микропроцессор 113 может записать данные в адрес, соответствующий одной конкретной строке динамических запоминающих устройств 135 с произвольной выборкой и затем счит