Масштабируемое интегрированное устройство обработки данных

Масштабируемое интегрированное устройство обработки данных

Реферат

 

Изобретение относится к масштабируемому интегрированному устройству обработки данных, в частности микрокомпьютеру. Устройство содержит несущую подложку, процессорный модуль и запоминающий модуль, сформированные соответственно в по меньшей мере одном слое (Р) процессора, запоминающем слое (М) или объединенных слоях (МР) процессора/памяти, которые образуют основные слои в устройстве. Каждый основной слой (Р, М, МР) содержит электропроводящие структуры, образующие внутренние трехмерные соединения в слое, и сформирован из множества подслоев, каждый из которых содержит разграниченные части с заданной геометрической формой, образующие соответственно диэлектрические, полупроводящие или электропроводящие части, которые формируются с возможностью образования интегрированных активных и пассивных элементов схемы, которые включаются в процессоры и блоки памяти. Элементы схемы, процессоры и блоки памяти соединяются между собой электропроводящими структурами. В результате устройство имеет масштабируемую архитектуру, позволяющую получить практически неограниченную пропускную способность процессора и емкость памяти, устройство может принимать различные формы масштабируемых параллельных архитектур, интегрированных с оптимальной взаимосвязанностью в трех измерениях. 15 з.п.ф-лы, 26 ил.

Изобретение относится к масштабируемому интегрированному устройству обработки данных, в частности микрокомпьютеру, включающему в себя процессорный модуль, содержащий по меньшей мере один процессор, и запоминающий модуль, имеющий по меньшей мере один блок памяти, и выполненному на несущей подложке, с использованием взаимно смежных по существу параллельно упакованных основных слоев, при этом процессорный и запоминающий модули сформированы в по меньшей мере одном основном слое, и каждый отдельный основной слой содержит по меньшей мере один процессор и/или по меньшей мере один блок памяти, а каждый основной слой внутри слоя или на слое содержит электропроводящие структуры, образующие в нем внутренние электрические соединения.

Очевидный парадокс современных устройств обработки данных на основе полупроводников состоит в том, что хотя производительность микропроцессоров в последние годы повышалась в среднем на 60% в год, и, следовательно, с конца восьмидесятых годов и до 1998 г. возросла приблизительно в 100 раз, время доступа к запоминающему устройству (или время выборки) с произвольной выборкой так называемых ЗУПВ, уменьшалось приблизительно на 7% в год и, следовательно, уменьшилось только вдвое за тот же самый период времени. Следовательно, за последние десять лет разрыв между производительностью процессора и временем доступа к запоминающим устройствам ЗУПВ увеличился приблизительно в 50 раз. Поэтому разработки, направленные на повышение производительности процессора и сокращение времени выборки, наряду с усовершенствованием пропускной способности памяти призваны сократить время ожидания, в течение которого должны быть найдены и считаны инструкции и данные. Однако при разработке динамических ЗУПВ (DRAM) акцент делался на снижении размера ячеек памяти, чтобы реализовать динамические ЗУПВ (DRAM) с высокой плотностью хранения.

В более широком смысле причина вышеупомянутой диспропорции совершенно очевидна. На различных стадиях вычислений процессор должен взаимодействовать с по меньшей мере одним типом памяти, и в некоторых случаях связь может быть очень интенсивной, например, когда обработка предполагает использование справочных таблиц. На практике для того чтобы достичь высоких скоростей обработки, самые быстродействующие и наиболее часто используемые блоки памяти выполняются интегрированными с центральным процессором. Однако при значительных емкостях хранения блоков памяти последние занимают относительно большую площадь чипа, и в этом случае трудно достичь компромисса при распределении площади чипа между процессором и быстродействующими блоками памяти. Это в свою очередь подразумевает, что дополнительная емкость памяти может быть получена только с помощью проводников шины, подключенных к более отдаленным модулям памяти. В общем случае в зависимости от оптимизации в каждом отдельном случае в результате может быть получена общая архитектура устройства, в которой большая часть площади чипа и производительность обработки центрального процессорного модуля используется для манипуляции потоком данных между центральным процессором и более отдаленными модулями памяти, которые соединены с центральным процессорным модулем с помощью проводников шины на полупроводниковой подложке.

В конкретных условиях это означает, что микропроцессор затрачивает 75% времени в запоминающем устройстве, когда он должен выполнять обработку базы данных и матричные вычисления. Тенденции развития таковы, что 60% площади и 90% транзисторов наиболее современных микропроцессоров используются для преодоления разрыва между производительностью процессора и частотой выборки посредством использования в специальных аппаратных средствах на чипе, например в специальных быстродействующих блоках памяти или блоках кэш-памяти для того, чтобы отрегулировать увеличивающееся время ожидания. Разработчики столкнулись также с трудностями при совершенствовании динамического ЗУПВ (DRAM). В 1986 г. использовалась типовая минимальная емкость памяти для ПК из 32 динамических запоминающих устройств ЗУПВ (DRAM) емкостью 1 Мбит, тогда как в 1997 г. использовалось два динамических запоминающих устройства ЗУПВ (DRAM) емкостью 64 Мбит, поскольку скорость роста минимального объема памяти составила только половину скорости роста емкости динамического ЗУПВ (DRAM). Поскольку большинство современных микропроцессоров ориентируется на использование блоков кэш-памяти, необходима память с более низким временем ожидания, однако разработки развивались в направлении более высокой пропускной способности и меньшего времени ожидания. Очевидно, что увеличение емкости динамических ЗУПВ (DRAM) не решает проблему, поскольку разработка динамических ЗУПВ (DRAM) с емкостью 256 Мбит или 1 Гбит в действительности приведет к более высокой стоимости в расчете на бит и вызовет более высокие требования к пропускной способности для осуществления контроля над ошибками, что повлечет за собой увеличение времени ожидания.

Попытка решить проблему диспропорции между производительностью процессора и временем доступа к ЗУПВ (RAM) была предпринята в публикации (Patterson и соавт., "Intelligent RAM (IRAM): Chips that Remember and Compute", 1997, IEEE International Solid-State Circuits Conference, стр.224-225), в которой предложено воспроизводить процессорную логику и память на одном и том же чипе, в котором большинство транзисторов будет использоваться в запоминающем устройстве. Интегрированное устройство обработки данных этого вида было названо интеллектуальным ЗУПВ или ИЗУПВ (IRAM). Использование памяти динамического ЗУПВ (DRAM) с емкостью 1 Гбит обеспечивает достаточное число транзисторов для создания мощного процессора и памяти, которая является достаточно емкой, чтобы содержать целые программы и наборы данных. В интеллектуальном ЗУПВ (IRAM, ИЗУПВ) этого вида запоминающее устройство (ЗУ) разделяется на блоки с вентильными схемами памяти размером, например, 1 Кбит. В случае, если типовые размеры чипа будут составлять 600 мм², для интеллектуального ЗУПВ (IRAM, ИЗУПВ) будет требоваться большее количество металлических слоев для увеличения скорости передачи линии связи, а также, возможно, потребуются более высокочастотные транзисторы для быстродействующего интерфейса синхронных динамических ЗУПВ (DRAM). Возможные преимущества, получаемые в случае использования интеллектуального ЗУПВ (IRAM, ИЗУПВ), включают в себя на порядок более низкое время ожидания памяти, на два порядка более высокую пропускную способность памяти и более низкую потребляемую мощность. Размеры ЗУ (размеры по ширине) могут регулироваться, и интеллектуальное ЗУПВ (IRAM, ИЗУПВ) не должно занимать на плате площадь, аналогичную по размеру площади, занимаемой известными устройствами обработки данных с соответствующей емкостью хранения и процессорной обработкой.

В качестве альтернативы было предложено (Yoo и соавт., "A 32-bank I Gb DRAM with GB/s Bandwidth, ISSCC Digest of Technical Papers, стр 378-379, Feb. 1996) использовать интеллектуальное ЗУПВ (IRAM, ИЗУПВ) с векторными процессорами. Векторные процессоры такого типа работают с линейными матрицами чисел. Векторные процессоры не нуждаются в блоках кэш-памяти, но требуют ЗУ с низким временем ожидания, часто реализуемое в виде статистического ЗУПВ (SRAM) с большой пропускной способностью, поскольку могут использоваться сотни отдельных групп памяти. Следовательно, предложенная система интеллектуального ЗУПВ (IRAM, ИЗУПВ) с емкостью памяти 1 Гбит будет адаптирована к потребностям векторного процессора. Вышеприведенный уровень техники проиллюстрирован на фиг. 1, на которой изображена схема осуществления векторного микропроцессора с интеллектуальным ЗУПВ (IRAM, ИЗУПВ). На основе процессора размером 0,18 мкм с динамическим ЗУПВ (DRAM) с площадью чипа 6 см² интеллектуальное ЗУПВ (IRAM, ИЗУПВ) могло бы иметь 16 модулей сложения и умножения с рабочей частотой 500 МГц и 16 портов памяти шириной 1024 бита, которые при частоте 50 МГц совместно будут обеспечивать пропускную способность памяти 100 Гбайт/с. Интеллектуальное ЗУПВ (IRAM, ИЗУПВ) такого типа могло бы выполнять типовую тестовую программу (Linpack) с быстродействием 810⁹ операций с плавающей запятой в секунду (Гига FLOPS), что в пять раз превышает быстродействие векторного процессора суперкомпьютера фирмы Крей (Cray Т-90). Может ли интеллектуальное ЗУПВ (IRAM, ИЗУПВ) иметь хорошие перспективы, будет зависеть от емкости памяти на чипе, поскольку ожидается, что емкость увеличится с 10-32 Мбайт для графических приложений, таких, как игры, и до 128-256 Мбайт для сетевых компьютеров и портативных ПК.

Кроме того, из уровня техники также известно использование параллельной обработки для увеличения скорости обработки. Это было достигнуто за счет использования архитектуры построения процессоров, позволяющей обрабатывать данные и наборы данных параллельно. В качестве примера можно привести процессоры с параллельной обработкой на уровне инструкций, типа конвейерных процессоров или суперскалярных процессоров, имеющих архитектуру, которая может манипулировать с очень длинными словами инструкций (VLIW). Также были разработаны процессоры, работающие на уровне инструкций, но параллельно с данными, что может быть реализовано с использованием любой архитектуры - конвейерной архитектуры, систолической архитектуры и, как уже упоминалось выше, векторной архитектуры. Труднореализуемой целью разработчиков являлось создание устройств обработки данных, способных работать с архитектурами, обеспечивающими возможность параллельной обработки данных на уровне процессора, т.е. с так называемой архитектурой MIMD ("много инструкций - много потоков данных"). Были предложены архитектуры "много инструкций - много потоков данных" либо с распределенной памятью, либо с общей памятью, но большинство этих архитектур априорно основано на различных формах параллельной многопроцессорной обработки, которая осуществляется с использованием сетей процессоров. В настоящее время указанные разработки трудно реализовать с оптимальной взаимосвязанностью и в любом случае невозможно осуществить с конфигурацией чипа при современном уровне полупроводниковой технологии, в частности, до тех пор, пока размер чипа ограничен несколькими см².

Увеличивающийся разрыв между теоретическим быстродействием обработки современных центральных процессоров и общим быстродействием устройств представляет собой важную проблему, которая оказалась трудно устранимой и которую почти невозможно решить посредством дальнейшей разработки устройств обработки данных на базе, например только полупроводниковой технологии на основе кремния. Ни увеличение размера чипа, ни структурные решения, использующие вертикальные структуры и, следовательно, не позволяющие получить большее число компонентов на одном и том же материале подложки, не позволили решить вышеуказанную проблему. Это связано с тем, что ячейки памяти запоминающих устройств явно зависят от переключателей, выполненных в полупроводниковом материале подложки. Другими словами, каждый участок бита в ЗУ должен иметь эксклюзивный доступ к части подложки, и, следовательно, требуются структурные решения, при которых запоминающие устройства и процессор должны быть расположены рядом друг с другом. Попытки формирования вертикальных структур, например, посредством укладки нескольких слоев друг на друга, также потерпели неудачу, поскольку все это необходимо осуществлять с возможностью электрического доступа и с компонентами, например переключателями, находящимися на одной и той же нижележащей полупроводниковой подложке. Следовательно, не удается получить никакого общего увеличения емкости с использованием многослойных решений и с площадью подложки, уже эксплуатируемой с максимальной плотностью. При использовании вертикально уложенных слоев схем дополнительно возникает проблема с рассеянием тепла в отдельных слоях, поскольку современные блоки памяти на основе полупроводников не сохраняют информацию при выключении электропитания, и, следовательно, нуждаются в токе регенерации.

Вообще говоря упаковка нескольких слоев с компонентами, в которых используются активные переключатели, основанные на современных полупроводниковых технологиях, подразумевает использование поперечных токовых дорожек к нижележащим слоям. Это в большой степени ограничивает число слоев, которые могут быть упакованы, в частности, в которых различные слои и их части необходимо подключать токовыми дорожками. В дополнение к этому объем, заполненный плотной сетью поперечных токовых дорожек, сложность изготовления и, следовательно, увеличение издержек производства быстро возрастает с ростом числа слоев в упаковке.

В дальнейшем будет приведен ряд патентных публикаций, которые могут быть рассмотрены в качестве релевантных в том смысле, что они позволяют понять уровень техники, на котором основывается настоящее изобретение, но ни в коей мере не предвосхищающих изобретательскую идею в целом. Наиболее важные из этих публикаций принадлежат одному и тому же заявителю и, очевидно, имеют в своей основе одну и ту же изобретательскую идею.

В частности, в опубликованной международной заявке WO 95/09438 (Zavracky и соавт. , правопреемник патентовладельца - корпорация Kopin Corp.) раскрыт трехмерный процессор, в котором используются переведенные тонкопленочные схемы. Он реализуется в виде многослойной структуры, в которой микропроцессор скомпонован в различных слоях и имеет вертикальные межсоединения через изолирующие слои, отделяющие каждый слой схемы в структуре. Каждый слой схемы может быть изготовлен на отдельной тонкой кристаллической пластине или в тонкопленочном материале, а затем перенесен на слоистую структуру и взаимосвязан с ней. Более конкретно патент WO 95/09438 раскрывает комбинацию первого слоя схемы с управляющим модулем, и второго слоя схемы с логическим модулем, причем первый и второй слои схемы соединяются с помощью адгезионного слоя, а межсоединения между первым и вторыми слоями схемы формируются с помощью сквозных перемычек, которые проходят через отверстия в адгезионном слое. Как следует из патентного описания WO 95/09438, первый слой схемы может содержать управляющий модуль, второй слой схемы - арифметический логический модуль, а третий слой схемы - ЗУПВ, хотя блоки памяти также могут быть выполнены на первом и втором слоях схемы с образованием всеми слоями схемы комбинации микропроцессор - ЗУПВ, в которой, как уже упоминалось выше, вертикальные соединения обеспечиваются раздельными сквозными перемычками, которые непосредственно не образуют интегральную составную часть материала, поскольку слои схемы выполняются с дискретными компонентами, сформированными в или на слое полупроводника и, возможно, со вторым слоем схемы, выполненным со схемами в полупроводниковой тонкой пленке, нанесенной на изолирующую подложку. Решение по патенту WO 95/09438 существенно отличается от настоящего изобретения тем, что в нем не показано, каким образом основной слой схемы выполняется из множества подслоев, каждый из которых может содержать диэлектрические, полупроводящие и электропроводящие элементы. В противоположность этому в изобретении по патенту WO 95/09348 предполагается, что требуются отличающиеся и отделенные друг от друга слои для осуществления каждой электрической функции, и что взаимное электрическое соединение между компонентами обеспечивается посредством отдельных дорожек, нанесенных на слоях, или посредством отдельных сквозных перемычек, которые проходят через отверстия, сформированные в слоях, и, следовательно, не образуют интегрального участка из материала слоя. Применение указанной структуры в решении по патенту WO 95/09348 продиктовано использованием неорганической полупроводниковой технологии и тем, как она может использоваться для реализации чередующихся слоев памяти и процессора.

Патент США 5 656 548 (Zavracky и соавт., правопреемник патентовладельца - корпорация Kopin Corp.) аналогично патенту WO 95/09438 базируется на патентном описании США 08/130033 от 30 сентября 1993 и основан на заявке в продолжение, которая, в свою очередь, является приоритетной для патента WO 95/09438. Патент США 5 656 548 раскрывает прежде всего способ для изготовления многослойной структуры микропроцессора, состоящей из отдельных слоев, разделенных специальными изолирующими слоями таким образом, что вертикальное соединение образуется отдельным сквозными перемычками через слои. Каждый слой схемы может быть сформирован на отдельной тонкой кристаллической пластине из полупроводникового материала или в тонкопленочном материале, который переносится на слоистую структуру и взаимно соединяется с ней. Способ согласно патенту WO 95/09348 практически не отличается от способа согласно патенту США 5 656 548.

В патенте США 5 793 115 (Zavracky и соавт., правопреемник патентовладельца - корпорация Kopin Corp.), являющемся заявкой в частичное продолжение вышеупомянутого патента США 08/130033 от 30 сентября 1993 г., аналогично вышеупомянутым публикациям, первый слой схемы формируется в полупроводниковом материале и содержит управляющий модуль, в то время как второй слой схемы специальным образом формируется в тонкопленочном кремниевом материале с так называемой структурой кремния на изоляторе (структура SOI) и содержит логический модуль, подразумевающий формирование двумя слоями схемы процессорного модуля. Третий слой схемы формируется в виде запоминающего устройства ЗУПВ и, кроме того, в специальных версиях все устройство может быть реализовано в виде оптоэлектронного устройства обработки данных, в котором второй слой схемы в этом случае содержит светоизлучающее устройство. В этом случае многопроцессорный вариант осуществления устройства состоит из упаковки комбинаций смежных процессоров и запоминающих устройств ЗУПВ, с получением интегрированного многопроцессорного устройства, с вертикально уложенными слоями. Межсоединение между слоями и упаковкой, как и в предыдущих решениях, должно быть сформировано отдельными сквозными перемычками, которые не являются интегральными частями слоев и которые проходят через отверстия в слоях для подключения к электрическим межсоединениям в отдельных слоях схемы.

В патенте США 5 702 963 (Vu и соавт., правопреемник патентовладельца - корпорация Kopin Corp.) раскрываются лишь инструкции для изготовления устройства под названием "Устройство четырехполюсного полевого МОП-транзистора (MOSFET)", а также способы для изготовления нескольких таких устройств, например, в виде схем комплементарных КМОП структур, либо по планарной технологии на общей подложке, либо уложенных с использованием между ними изолирующих слоев с формированием трехмерной архитектурной схемы. Для того чтобы обеспечить электрическое соединение через слои, должны использоваться раздельные металлические сквозные перемычки, и по существу каждый отдельный слой выполняет исключительно одну и ту же электрическую функцию.

Далее в качестве примера предшествующего уровня техники может быть упомянут ряд патентных публикаций, которые имеют некоторое обобщенное отношение к последнему упомянутому патенту США 5 702 963, поскольку они затрагивают двух- или трехмерные схемотехнические структуры и по существу выполнены по известной полупроводниковой технологии.

Например, патент США 5 306 935 (Esquivel и соавт.) раскрывает матрицу памяти с двумя или более уложенными слоями ячеек памяти, где нижний слой является матрицей транзисторов, например с планарными структурами, структурами х-ячейки, или скрытыми N⁺⁺ структурами лавинно-инжекционных МОП-транзисторов с плавающим затвором (FAMOS), и где верхний слой предпочтительно содержит матрицу планарных транзисторов. Эпитаксиальный кремниевый слой используется в качестве подложки для второго слоя. Даже несмотря на то, что в реферате публикации говорится о двух или более уложенных слоях или ячейках памяти, описание раскрывает вариант осуществления с двумя слоями, в котором для того чтобы получить необходимые электрические соединения через слои, в частности, обеспечиваются вертикальные металлические контакты в виде отверстий, пронизывающих слои.

Патент США 5 383 269 (Rathmell и соавт.) описывает не схемы, а трехмерное устройство, предназначенное для соединения интегральных схем между собой, которое позволяет осуществить соединение множества чипов схем в модуль со стандартной опорной поверхностью, для установки посредством различных технологий. Каждая интегральная схема монтируется на взаимно связывающейся пластинке, и пластинки укладывают вместе с электрическими соединениями от одного слоя пластинки к другому. В качестве пластинок могут быть использованы многослойные керамические пластинки или материалы, которые используются в печатных платах. В результате изготавливается модуль, состоящий из отдельных схем, сформированных друг над другом, взаимосвязанных между собой посредством отдельных взаимных соединений, которые не образуют часть соответствующих схем.

Патент США 5 817 986 (Davidson и соавт.) раскрывает архитектуру упаковки или укладки, которая позволяет осуществить очень плотную упаковку или укладку чипов интегральных схем с минимальными расстояниями взаимных соединений. Сама структура упаковки формируется посредством множества субблоков в виде подложки с по меньшей мере одной интегральной схемой, установленной на ней, после чего следует дополнительная подложка со специальной функцией и новый субблок, в котором чип схемы расположен на последнем упомянутом субблоке и формируется на подложке, соответствующей первому субблоку. Электрические соединения и соединения дорожек в субблоках, на которых монтируются чипы схем, расположены с возможностью контактирования с участками в подложке, находящейся между ними, то есть во втором субблоке, причем электрические соединения формируются посредством пайки, проводных соединений и т.п. Первая подложка в любом случае должна обеспечивать электрическое соединение между схемами и каждым субблоком, тогда как другая подложка может обеспечивать заземление и подачу питания к ряду субблоков. Субблоки, подложки и схемы, очевидно, могут быть заключены в устройство кубической формы, в котором чипы схем являются чипами схем памяти, что позволяет обеспечить объемное запоминающее устройство. Соединения между интегральными схемами и блоками памяти, очевидно, не образуют из них или из субблоков интегральный элемент, а являются, как упомянуто выше, разделенными взаимными соединениями дорожек или паянными соединениями.

Ниже приведены примеры элементов схем из предшествующего уровня техники. Например, патент США 5 612 228 (Shieh и соавт.) раскрывает схему КМОП структуры, сформированную посредством транзисторов из органических и неорганических материалов соответственно по тонкопленочной технологии, но по существу реализованную в виде плоской структуры с различными слоями с раздельными и отличающимися электрическими функциями, а патент США 5 714 768 (Ovshinsky и соавт.) раскрывает вычислительный модуль с процессором и специфической матрицей памяти, изготовленной по тонкопленочной технологии, смонтированной над процессором в верхней части устройства и выполненной, очевидно, на основе неорганического материала, который может принимать различные значения электрического сопротивления в ответ на электрические входные сигналы, подаваемые в отдельную ячейку памяти. Однако данная публикация имеет более близкое отношение к специальным элементам памяти в виде так называемой аморфно-полупроводниковой памяти (переключателям Овшинского), которые основаны на электрическом изменении фазы и выполняются с использованием неорганических халькогенидных соединений в качестве переключателей. В указанной публикации не содержится признаков устройства, близкого масштабируемому устройству обработки данных, которое является предметом настоящего описания, и высказана лишь идея относительно размещения запоминающего устройства в верхней части логического устройства, которая сама по себе при строгом рассмотрении не является принципиально новой, поскольку уже была предложена ранее для разработки запоминающих устройств, выполненных, например, на подложках с использованием известной полупроводниковой тонкопленочной технологии, на основе неорганических материалов, и содержащих схемы, например, выполненные по КМОП технологии, а также для разработки блоков памяти с такой конфигурацией укладки, которая позволила бы получить объемный вариант осуществления устройства.

Возможности увеличения процессорной обработки и емкости памяти в интегрированном устройстве обработки данных и достижения достаточной пропускной способности памяти при уменьшении времени ожидания в соответствии с увеличенным быстродействием процессора кажутся незначительными при использовании современной полупроводниковой технологии. Увеличение емкости памяти является основной задачей для всех типов памяти, применяемых в современных устройствах обработки данных, но оказывается особенно труднореализуемым для блоков памяти с быстрым произвольным доступом, с сохранением производительности процессорной обработки, а также размеров и стоимости устройств. Необходимые электрические соединения являются проблематичными сами по себе и кажутся неосуществимыми ни с использованием вертикальных или укладочных конфигураций, ни с увеличением площади чипа в обычных однослойных технологиях.

Задача, стоящая в основе настоящего изобретения, заключается в том, чтобы создать интегрированное устройство обработки данных, в котором процессорный модуль и модуль памяти имели бы практически неограниченные возможности варьирования конфигураций и архитектур, с оптимизацией требования по пропускной способности и времени ожидания, а также без необходимости электрического соединения между отдельными компонентами, накладывающего ограничение на величину емкости и время пересылки данных.

Другая задача настоящего изобретения заключается в том, чтобы избежать использования известных динамических запоминающих устройств (DRAM), реализуя вместо этого модуль памяти по технологии, которая обеспечивает одновременно как возможность быстрого доступа и большую емкость, так и возможности функциональной конфигурации модуля памяти в подмодулях, которые по отдельности выполняют, например, функции запоминающего устройства с произвольной выборкой ЗУПВ (RAM), функции постоянного запоминающего устройства ПЗУ (ROM) или широкие функции хранения.

Третья задача настоящего изобретения заключается в сокращении времени ожидания любого вида, для максимальной адаптации производительности процессора и доступа к памяти предпочтительно для исключения использования блоков кэш-памяти в процессоре.

Четвертая задача заключается в том, чтобы обеспечить возможность создания оптимально масштабируемых архитектур для параллельной обработки, интегрированных на одной и той же подложке, будь то использование параллельной архитектуры процессора, либо архитектуры многопроцессорной системы с динамическим соединением между процессорами, работающими параллельно.

Пятая задача изобретения заключается в том, чтобы реализовать интегрированное устройство обработки данных в объемной конфигурации и с токовыми дорожками, формируемыми и в горизонтальном и в вертикальном направлениях в объемной конфигурации, для обеспечения оптимальной взаимосвязанности между отдельными компонентами устройства обработки данных, и одновременного снижения скорости передачи данных между компонентами.

Вышеупомянутые и другие задачи решаются тем, что в предложенном устройстве обработки данных согласно изобретению каждый основной слой сформирован из множества подслоев; каждый подслой содержит разграниченные части с заданной геометрической формой, образующие соответственно диэлектрические, полупроводниковые или электропроводящие участки в подслое, причем подслой в дополнение по меньшей мере к одной диэлектрической части содержит по меньшей мере одну полупроводящую и/или электропроводящую часть, при этом в каждом подслое сформированы специфические разграниченные части с заданным электрическим параметром в регистрируемом соотношении с по меньшей мере одной соответствующей частью по меньшей мере в одном из смежных соседних подслоев, с возможностью образования указанными специфическими частями элементов интегральной схемы, разграниченных в плоскости подслоев, проходящих вертикально через один или более подслоев, причем каждый элемент схемы, зависящий от состава и электрических свойств, образует активные и/или пассивные элементы схемы в каждом основном слое, содержащие по меньшей мере резисторы, конденсаторы, диоды, транзисторы и элементы памяти, в каждом случае формируемые и электрически соединяемые между собой с возможностью реализации по меньшей мере одного процессора и/или блока памяти в основном рассматриваемом слое, а электропроводящие структуры формируются электропроводящими частями в подслое в горизонтальном направлении для создания горизонтальных электропроводящих структур, либо в регистрируемом соотношении с соответствующими электропроводящими частями в по меньшей мере одном соседнем смежном подслое, с возможностью образования электропроводящими структурами, интегрированными в подслоях, трехмерных электрических взаимосвязанных сетей в основных слоях и обеспечения межсоединения указанными структурами элементов схемы в трех измерениях, а также обеспечения факультативного межсоединения основных слоев, причем в устройстве обработки данных формируются дополнительные электропроводящие структуры с возможностью обеспечения межсоединения основных слоев и/или основных слоев с подложкой и обеспечения соединения с внешними по отношению к устройству обработки данных устройствами.

Согласно предпочтительному варианту осуществления устройства обработки данных согласно настоящему изобретению, подслои в по меньшей мере одном основном слое выполнены по технологии, предусматривающей на первом уровне функциональной иерархии функциональную компоновку по меньшей мере одного основного слоя в качестве объединенного слоя процессора и ЗУ, либо по меньшей мере одного основного слоя по существу в качестве слоя процессора, либо по меньшей мере одного основного слоя по существу в качестве слоя памяти.

Полезно, чтобы процессорный модуль в основном слое функционально был скомпонован на втором уровне функциональной иерархии в виде по меньшей мере одного процессора, либо частей по меньшей мере одного процессора, причем по меньшей мере один процессор является центральным процессором или микропроцессором в устройстве обработки данных, и возможно введение дополнительных процессоров, факультативно компонуемых в виде управляющих и/или связных процессоров соответственно.

Предпочтительно, чтобы центральный процессор был также функционально скомпонован на третьем уровне функциональной иерархии в виде параллельного процессора с несколькими исполнительными модулями, работающими параллельно, сформированными в одном и том же основном слое или по меньшей мере в двух основных слоях или в их подслоях, с возможностью обеспечения оптимальной топологии межсоединения. Если в данном варианте осуществления альтернативно имеется более одного центрального процессора, то каждый центральный процессор может иметь межсоединения и быть адаптированным для работы в параллельном режиме и быть сформированным в одном и том же основном слое или в по меньшей мере двух основных слоях для обеспечения оптимальной топологии межсоединения.

В этом же предпочтительном варианте осуществления согласно настоящему изобретению запоминающий модуль в основном слое функционально компонуется на втором уровне функциональной иерархии в виде по меньшей мере одного блока памяти или частей по меньшей мере одного блока памяти, причем по меньшей мере один блок памяти составляет ЗУПВ и соединяется по меньшей мере с одним управляющим процессорным модулем или микропроцессором, при этом возможно введение дополнительных блоков памяти, факультативно компонуемых как быстродействующие блоки памяти, постоянные запоминающие устройства ПЗУ (ROM), запоминающие устройства с однократной записью и многократным считыванием (WORM), СТИРАЕМЫЕ и ПЕРЕПРОГРАММИРУЕМЫЕ соответственно.

В связи с этим представляется выгодным, чтобы по меньшей мере два ЗУПВ были подключены к центральному процессору и соответственно присвоены по меньшей мере двум подмодулям в центральном процессоре, причем ЗУПВ и подмодули распределены в выбранных комбинациях по меньшей мере в одном основном слое для обеспечения оптимальной топологии межсоединения.

Кроме того, в процессе формирования по меньшей мере двух центральных процессоров, соединяемых с по меньшей мере одним общим запоминающим устройством или устройствами с произвольной выборкой ЗУПВ, предпочтительно, чтобы каждый центральный процессор был сформирован во взаимно смежных основных слоях или распределен в выбранных комбинациях между по меньшей мере двумя основными слоями, а запоминающее устройство или устройства с произвольной выборкой ЗУПВ были сформированы в выбранных комбинациях в по меньшей мере одном основном слое и/или в по меньшей мере одном слое ЗУ, смежном с последним, либо расположены чередующимися слоями между ними для обеспечения оптимальной топологии межсоединения.

Наконец, в данном варианте осуществления изобретения предпочтительно, чтобы по меньшей мере часть запоминующего модуля была выполнена в виде: ЗУ большой емкости, факультативно компонуемого как запоминающее устройство с произвольной выборкой ЗУПВ, постоянного запоминающего устройства ПЗУ (ROM), запоминающего устройства с однократной записью и многократным считыванием (WORM), СТИРАЕМОГО и ПЕРЕПРОГРАММИРУЕМОГО или их комбинации.

Согласно еще одному варианту осуществления, устройство обработки данных содержит несколько слоев процессора и несколько слоев ЗУ, причем слои памяти с целью уменьшения пути сигнала между ними и слоями процессора могут предпочтительно чередоваться между слоями процессора.

Согласно настоящему изобретению, представляется также предпочтительным формирование дополнительных электропроводящих структур в качестве торцевых электрических соединений на по меньшей мере одном боковом торце или через боковой торец по меньшей мере одного основного слоя для обеспечения контакта с электропроводящими структурами в других основных слоях и/или обеспечения электрического соединения между основными слоями и подложкой, и/или в качестве вертикальных проводящих структур в по меньшей мере одном основном слое с формированием электрических соединений в перекрестном направлении основных слоев, а также перпендикулярно к их плоскостям для контакта с электропроводящими структурами в других