Система и способ регулирования параметров схемы памяти на основе сопротивления

Система и способ регулирования параметров схемы памяти на основе сопротивления

Иллюстрации

Показать все

Реферат

ОБЛАСТЬ ТЕХНИКИ, К КОТОРОЙ ОТНОСИТСЯ ИЗОБРЕТЕНИЕ

Настоящее изобретение в общем относится к системе и способу регулирования параметров схемы памяти на основе сопротивления.

УРОВЕНЬ ТЕХНИКИ

Совершенствование техники в результате привело к созданию меньших по размеру и более мощных персональных вычислительных устройств. Например, в настоящее время существует множество портативных персональных вычислительных устройств, включая беспроводные вычислительные устройства, такие как портативные беспроводные телефоны, персональные цифровые помощники (PDA) и пейджинговые устройства, являющиеся небольшими, легкими и легко переносимыми пользователями. Более конкретно, портативные беспроводные телефоны, такие как сотовые телефоны и IP-телефоны, могут передавать голос и пакеты данных по беспроводным сетям. Дополнительно многие такие беспроводные телефоны включают другие типы встроенных в них устройств. Например, беспроводной телефон может также включать цифровую фотокамеру, цифровую видеокамеру, цифровое записывающее устройство и проигрыватель аудиофайлов. Также такие беспроводные телефоны могут обрабатывать выполнимые инструкции, включая программные приложения, такие как приложение вэб-браузера, которое может быть использовано для доступа в Интернет. Однако потребление мощности такими портативными устройствами может быстро истощать запас батареи и сокращать опыт пользователя.

Уменьшение потребления мощности привело к меньшим размерам элементов схемы и меньшим рабочим напряжениям внутри таких портативных устройств. Уменьшение размера элементов и рабочих напряжений при уменьшении потребления мощности также увеличивает чувствительность к шуму и к изменениям производственного процесса. Такая увеличенная чувствительность к шуму и изменениям процесса может быть трудной для преодоления при создании устройств памяти, использующих усилители считывания.

РАСКРЫТИЕ ИЗОБРЕТЕНИЯ

Исследования, проведенные профессором Seong-Ook Jung, Jisu Kim и Jee-Hwan Song из Университета Yonsei, совместно с Seung H. Kang и Sei Seung Yoon из Qualcomm Inc., привели в результате к новым системам и способам регулирования параметров схемы памяти на основе сопротивления.

В конкретном варианте осуществления раскрывается способ определения набора параметров схемы памяти на основе сопротивления. Данный способ включает в себя выбор первого параметра на основе первого предварительно заданного ограничения по конструкции схемы памяти на основе сопротивления и выбор второго параметра на основе второго предварительно заданного ограничения по конструкции схемы памяти на основе сопротивления. Способ дополнительно включает в себя выполнение итеративной методики для регулирования, по меньшей мере, одного параметра схемы участка усилителя считывания схемы памяти на основе сопротивления посредством выборочного назначения и регулирования физической характеристики упомянутого, по меньшей мере, одного параметра схемы для достижения желаемого граничного значения усилителя считывания без изменения первого параметра или второго параметра.

В другом конкретном варианте осуществления раскрывается способ определения набора параметров схемы памяти на основе сопротивления. Данный способ включает в себя выбор первого параметра на основе первого предварительно заданного ограничения по конструкции магниторезистивной оперативной памяти с переносом спинового момента (STT-MRAM) и выбор второго параметра на основе второго предварительно заданного ограничения по конструкции STT-MRAM. Способ дополнительно включает в себя выполнение итеративной методики для регулирования, по меньшей мере, одного параметра схемы для участка усилителя считывания STT-MRAM посредством выборочного регулирования физической характеристики упомянутого, по меньшей мере, одного параметра схемы для достижения желаемого граничного значения усилителя считывания, но без изменения первого параметра или второго параметра.

В другом конкретном варианте осуществления раскрывается считываемый процессором носитель хранения инструкций процессора. Инструкции процессора выполняются для предписания приема процессором первого ввода первого параметра на основе первого предварительно заданного ограничения по конструкции схемы памяти на основе сопротивления. Инструкции процессора также выполняются для предписания приема процессором второго ввода второго параметра на основе второго предварительно заданного ограничения по конструкции схемы памяти на основе сопротивления. Инструкции процессора дополнительно выполняются для предписания выполнения процессором итеративной методики для регулирования, по меньшей мере, одного параметра схемы участка усилителя считывания схемы памяти на основе сопротивления посредством выборочного регулирования физической характеристики упомянутого, по меньшей мере, одного параметра схемы для достижения желаемого граничного значения усилителя считывания без изменения первого параметра или второго параметра. Инструкции процессора также выполняются для предписания сохранения процессором значения, связанного с физической характеристикой, после того, как достигается желаемое граничное значение усилителя считывания с учетом предварительно заданного первого и второго ограничения по конструкции.

Конкретное преимущество, обеспечиваемое посредством раскрываемых вариантов осуществления, заключается в том, что параметры схемы могут определяться для достижения желаемой границы усилителя считывания в схеме памяти на основе сопротивления, имеющей другие ограничения по конструкции. Параметры схемы могут итеративно регулироваться на основе физических характеристик устройства и схемы для эффективного улучшения границ усилителя считывания.

Другие аспекты, преимущества и признаки по настоящему изобретению станут очевидны после анализа всей заявки, включающей в себя следующие разделы: «Краткое описание чертежей», «Подробное описание вариантов осуществления» и «Формула изобретения».

КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ

Фиг.1 представляет собой принципиальную схему конкретного иллюстративного варианта осуществления памяти на основе сопротивления;

Фиг.2 представляет собой структурную иллюстрацию конкретного иллюстративного варианта осуществления системы для определения параметров схемы памяти на основе сопротивления для памяти, такой как память по Фиг.1;

Фиг.3 представляет собой иллюстрацию конкретного иллюстративного варианта осуществления вольтамперных характеристик фиксирующего устройства памяти на основе сопротивления;

Фиг.4 представляет собой иллюстрацию конкретного иллюстративного варианта осуществления вольтамперных характеристик комбинированного сопротивления и транзистора доступа;

Фиг.5 представляет собой иллюстрацию конкретного иллюстративного варианта осуществления вольтамперных характеристик фиксирующего устройства по Фиг.3, последовательно соединенного с элементом памяти на основе сопротивления по Фиг.4;

Фиг.6 представляет собой иллюстрацию конкретного иллюстративного варианта осуществления характеристик памяти на основе сопротивления с переменным напряжением затвора фиксирующего устройства;

Фиг.7 представляет собой иллюстрацию конкретного иллюстративного варианта осуществления характеристик памяти на основе сопротивления с изменяющимся размером фиксирующего устройства;

Фиг.8 представляет собой принципиальную схему конкретного иллюстративного варианта осуществления участка нагрузки схемы, соединенной с опорной ячейкой устройства памяти на основе сопротивления;

Фиг.9 включает в себя диаграммы конкретного иллюстративного варианта осуществления вольтамперных характеристик участка устройства нагрузки схемы, соединенной с опорной ячейкой устройства памяти на основе сопротивления;

Фиг.10 представляет собой иллюстрацию конкретного иллюстративного варианта осуществления характеристики линии нагрузки опорной схемы, изображенной на Фиг.1;

Фиг.11 представляет собой иллюстрацию конкретного иллюстративного варианта осуществления участка нагрузки схемы, соединенной с ячейкой данных памяти на основе сопротивления;

Фиг.12 включает в себя диаграммы конкретного иллюстративного варианта осуществления вольтамперных характеристик участка устройства нагрузки схемы, соединенной с ячейкой данных устройства памяти на основе сопротивления;

Фиг.13 представляет собой иллюстрацию конкретного иллюстративного варианта осуществления характеристик прямых нагрузки трактов прохождения данных, изображенных на Фиг.1;

Фиг.14 представляет собой иллюстрацию, графически изображающую конкретный иллюстративный вариант осуществления значений рабочих параметров, связанных с характеристиками прямых нагрузки, изображенными на Фиг.10 и Фиг.13;

Фиг.15 представляет собой иллюстрацию первого конкретного иллюстративного варианта осуществления характеристик памяти, изображенной на Фиг.1;

Фиг.16 представляет собой иллюстрацию второго конкретного иллюстративного варианта осуществления характеристик памяти, изображенной на Фиг.1;

Фиг.17 представляет собой иллюстрацию конкретного иллюстративного варианта осуществления характеристик устройства памяти на основе сопротивления, имеющего ток, превышающий пороговое значение;

Фиг.18 представляет собой иллюстрацию конкретного иллюстративного варианта осуществления устройства памяти на основе сопротивления по Фиг.17 с уменьшенным напряжением затвора фиксирующего устройства;

Фиг.19 представляет собой иллюстрацию конкретного иллюстративного варианта осуществления устройства памяти на основе сопротивления по Фиг.17 с уменьшенным размером фиксирующего устройства;

Фиг.20 представляет собой блок-схему последовательности операций первого конкретного варианта осуществления способа определения набора параметров схемы памяти на основе сопротивления;

Фиг.21 представляет собой блок-схему последовательности операций второго конкретного варианта осуществления способа определения набора параметров схемы памяти на основе сопротивления; и

Фиг.22 представляет собой структурную иллюстрацию конкретного иллюстративного варианта осуществления электронного устройства, включающего схему памяти на основе сопротивления, имеющую параметры, определенные посредством итеративной методики.

ОСУЩЕСТВЛЕНИЕ ИЗОБРЕТЕНИЯ

На Фиг.1 изображен и в общем обозначен ссылочной позицией 100 конкретный иллюстративный вариант осуществления памяти на основе сопротивления. Данная память 100 включает в себя опорную схему 102, имеющую первый опорный тракт 110 и второй опорный тракт 120. Память 100 также включает в себя репрезентативный тракт 130 прохождения данных с нулевым значением бита и репрезентативный тракт 140 прохождения данных с единичным значением бита. Опорные тракты 110 и 120 и тракты 130 и 140 прохождения данных в общем определяются как имеющие участок 104 усилителя считывания, обеспечивающий элементы нагрузки на участок 106 ячейки памяти для генерирования выходного сигнала для сравнения на втором усилителе считывания (не показан). В конкретном варианте осуществления память 100 представляет собой магниторезистивную оперативную память (MRAM), оперативную память на основе фазового перехода (PRAM) или память MRAM с переносом спинового момента (STT-MRAM).

Первый опорный тракт 110 включает в себя устройство нагрузки, такое как нагрузка 112 p-канального полевого транзистора типа металл-оксид-полупроводник (PMOS). Нагрузка 112 PMOS является соединенной с опорным узлом 160 (out_ref), который в свою очередь является соединенным с фиксирующим транзистором 114. Сопротивление R0 116, соответствующее состоянию логического нуля элемента памяти на основе сопротивления, является соединенным с фиксирующим транзистором 114. Элемент памяти на основе сопротивления представляет собой устройство, имеющее первое сопротивление, соответствующее значению логической единицы, и второе сопротивление, соответствующее значению логического нуля, такое как устройство магнитного туннельного перехода (MTJ) или ячейка памяти PRAM в качестве иллюстративных, не ограничивающих примеров. Транзистор 118 доступа является соединенным с сопротивлением R0 116.

Второй опорный тракт 120 включает в себя устройство нагрузки, такое как нагрузка 122 PMOS. Нагрузка 122 PMOS является соединенной с опорным узлом 160 (out_ref), который в свою очередь является соединенным с фиксирующим транзистором 124. Сопротивление R1 126, соответствующее состоянию логической единицы элемента памяти на основе сопротивления, является соединенным с фиксирующим транзистором 124. Транзистор 128 доступа является соединенным с сопротивлением R1 126.

Репрезентативный тракт 130 прохождения данных с нулевым значением бита включает в себя устройство нагрузки, такое как нагрузка 132 PMOS. Нагрузка 132 PMOS является соединенной с опорным узлом 162 (out_data0), который в свою очередь является соединенным с фиксирующим транзистором 134. Элемент памяти на основе сопротивления, имеющий состояние логической единицы, представлен в качестве сопротивления R0 136, соединенного с фиксирующим транзистором 134. Транзистор 138 доступа является соединенным с сопротивлением R0 136.

Репрезентативный тракт 140 прохождения данных с единичным значением бита включает в себя устройство нагрузки, такое как нагрузка 142 PMOS. Нагрузка 142 PMOS является соединенной с опорным узлом 164 (out_data1), который в свою очередь является соединенным с фиксирующим транзистором 144. Элемент памяти на основе сопротивления, имеющий состояние логического нуля, представлен в качестве сопротивления R1 146, соединенного с фиксирующим транзистором 144. Транзистор 148 доступа является соединенным с сопротивлением R1 146.

В общем, соответствующие компоненты каждого из трактов 110, 120, 130, 140 могут иметь схожие конфигурации и могут работать по существу схожим способом. Каждый из фиксирующих транзисторов 114, 124, 134 и 144 функционирует для ограничения тока и напряжения через соответствующие тракты 110, 120, 130 и 140 на основе сигнала Vclamp 144. Vclamp 144 представляет общее напряжение затвора, обеспечивающее фиксирующим транзисторам 114, 124, 134 и 144 возможность функционирования в качестве фиксирующих транзисторов. Каждый из транзисторов 118, 128, 138 и 148 доступа выборочно допускает протекание тока через соответствующие тракты 110, 120, 130 и 140 на основе общего сигнала V_WL, представляющего общее напряжение затвора для транзисторов доступа 118, 128, 138 и 148. Каждое из устройств 112, 122, 132 и 142 нагрузки PMOS имеет терминал затвора, соединенный с узлом out_ref 160.

В конкретном варианте осуществления граница сигнала ∆V, такая как граница усилителя считывания, соответствует разности между напряжением на узле out_data1 164 и напряжением на узле out_ref 160 (∆V₁) или разности между напряжением на узле out_ref 160 и напряжением на узле out_data0 162 (∆V₀) в зависимости от того, какая из них меньше. Данная граница сигнала может быть улучшена посредством увеличения разности между напряжением на узле out_data1 164 и напряжением на узле out_data0 162. Итеративный способ для определения значения для Vclamp и ширины нагрузок 112, 122, 132 и 142 PMOS на основе одного или более ограничения по конструкции может обеспечивать конструктору памяти 100 возможность регулирования параметров схемы способом, удовлетворяющим ограничениям по конструкции, одновременно обеспечивая для границы сигнала ∆V возможность достижения физически максимального значения с учетом данных ограничений по конструкции.

На Фиг.2 изображена и в общем обозначена ссылочной позицией 200 структурная диаграмма конкретного иллюстративного варианта осуществления системы для определения параметров схемы памяти на основе сопротивления. В конкретном варианте осуществления данная система 200 может быть сконфигурирована с возможностью выполнения итеративного способа 170, изображенного на Фиг.1. Система 200 включает в себя устройство 202, имеющее, по меньшей мере, один процессор 204 и память 206, доступную для процессора 204. Память 206 включает в себя среду, считываемую посредством процессора 204 и сохраняющую данные и программные инструкции, выполняемые посредством процессора 204, включая инструкции 208 автоматизированных средств проектирования, инструкции 210 итерации параметров, инструкции 212 моделирования схемы, а также файл 218 данных, включающий значения 214 параметров и раскладку 216 схемы. Устройство 230 ввода и дисплей 240 являются соединенными с устройством 202. В конкретном варианте осуществления данное устройство 230 ввода может включать клавиатуру, указательное устройство, сенсорный экран, речевой интерфейс, некоторое другое устройство для приема ввода пользователя или любую их комбинацию.

В конкретном варианте осуществления инструкции 208 автоматизированных средств проектирования являются выполняемыми посредством процессора 204 для обеспечения для пользователя возможности конструирования схемы через устройство 230 и дисплей 240 и хранения данных, связанных с элементами и соединениями схемы, в виде топологии 216 схемы. Один или более параметров устройства или схемы, связанный со схемой, могут быть сохранены в виде значений 214 параметров. Инструкции 212 моделирования схемы могут выполняться посредством процессора 204 для считывания данных из файла 218 данных и выполнения одного или более моделирований для моделирования поведения схемы. Инструкции 210 итерации параметров могут выполняться посредством процессора 204 для предписания выполнения процессором 204 итеративных регулирований параметров одной или более схем, таких как схема памяти 100, изображенная на Фиг.1, совместно с инструкциями 212 моделирования схемы.

В иллюстративном варианте осуществления инструкции 210 итерации параметров являются выполняемыми посредством процессора 204 для приема первого ввода первого параметра на основе первого предварительно заданного ограничения по конструкции схемы памяти на основе сопротивления. Инструкции 210 итерации параметров являются выполняемыми посредством процессора 204 для приема второго ввода второго параметра на основе второго предварительно заданного ограничения по конструкции схемы памяти на основе сопротивления. Например, первый и второй параметры могут включать параметр процесса обработки, такой как значение сопротивления, связанного с одним или более элементов 116, 126, 136 и 146 памяти, или параметр устройства, такой как ширина фиксирующих транзисторов 114, 124, 134 и 144, ширина транзисторов 118, 128, 138 и 148 доступа, напряжение затвора Vclamp, прилагаемое к фиксирующим транзисторам 114, 124, 134 и 144, и ширина нагрузок 112, 122, 132 и 142 PMOS, изображенных на Фиг.1. Иллюстративные примеры предварительно заданных ограничений по конструкции включают логическое нулевое значение сопротивления устройства магнитного туннельного перехода (MTJ) для максимизации границы сигнала по существу, ограничение тока считывания устройства MTJ в нулевом состоянии бита для препятствования разрушению записи током считывания, при котором операция считывания записывает значение на устройство MTJ, максимальное напряжение битовой шины V_BL на участке ячейки памяти, такое как на узле BL_data1 по Фиг.1, для поддержания приемлемого отношения магнитных сопротивлений (MR) устройства MTJ, и максимальный размер транзистора участка усилителя считывания, удовлетворяющего схеме мультиплексора битовая шина-ввод/вывод.

Инструкции 210 итерации параметров могут также выполняться посредством процессора 204 для выполнения итеративной методики для регулирования, по меньшей мере, одного параметра схемы участка усилителя считывания схемы памяти на основе сопротивления посредством выборочного регулирования физической характеристики упомянутого, по меньшей мере, одного параметра схемы для достижения желаемого граничного значения усилителя считывания без изменения первого параметра или второго параметра. Например, данная итеративная методика может начинаться с определения начального значения напряжения затвора фиксирующего транзистора участка усилителя считывания, такого как Vclamp по Фиг.1, и начального значения ширины транзистора нагрузки участка усилителя считывания, такой как ширина нагрузок 112, 122, 132 и 142 PMOS по Фиг.1, которые вместе приводят в результате к по существу максимальному граничному значению усилителя считывания с учетом первого параметра и второго параметра. Ток участка усилителя считывания может быть определен посредством использования начального значения напряжения затвора и начального значения ширины транзистора нагрузки, и данный ток участка усилителя считывания может быть сравнен с предварительно заданным пороговым значением тока. Напряжение битовой шины V_BL на участке ячейки памяти может также быть определено и сравнено с предварительно заданным пороговым значением напряжения битовой шины (V_BLmax).

Физическая характеристика, такая как напряжение затвора или ширина транзистора нагрузки, может быть выборочно отрегулирована, когда ток превышает предварительно заданное пороговое значение тока или напряжение битовой шины превышает предварительно заданное пороговое значение напряжения, посредством определения уменьшенного напряжения затвора и определения второй ширины транзистора нагрузки, что приведет в результате к по существу максимальному граничному значению усилителя считывания с учетом первого параметра, второго параметра и уменьшенного напряжения затвора. Скорректированный ток участка усилителя считывания также может быть определен посредством использования уменьшенного напряжения затвора и второй ширины транзистора нагрузки. Данный процесс обработки может быть повторен посредством уменьшения напряжения затвора и повторного определения ширины транзистора нагрузки до тех пор, пока ток, проходящий через схему, не превысит пороговое значение и напряжение битовой шины не превысит предварительно заданное пороговое значение напряжения битовой шины.

Инструкции 210 итерации параметров могут также выполняться посредством процессора 204 для сохранения значения, связанного с физической характеристикой, после того, как достигнуто желаемое граничное значение усилителя считывания с учетом предварительно заданных первого и второго ограничений по конструкции. Например, одно или более значений, связанных с физической характеристикой, такой как ширина нагрузок 112, 122, 132 и 142 PMOS, напряжение, прилагаемое к фиксирующим транзисторам 114, 124, 134 и 144, другие значения, связанные с физическими характеристиками элементов схемы, или любая их комбинация, могут быть сохранены вместе со значениями 214 параметров. В качестве одного другого примера может быть выведен файл 218 данных для представления конструкции схемы для схемы памяти на основе сопротивления, имеющей желаемую границу усилителя считывания.

Несмотря на то что изображены в качестве отдельных компонентов, инструкции 208 автоматизированных средств проектирования, инструкции 210 итерации параметров, инструкции 212 моделирования схемы или любая их комбинация могут быть встроены в один пакет программного обеспечения или в программные приложения, совместимые с возможностью взаимодействия друг с другом. В качестве иллюстративного, не ограничивающего примера инструкции 208 автоматизированных средств проектирования и инструкции 212 моделирования схемы могут представлять собой участки коммерческого средства автоматизированного проектирования (CAD), а инструкции 210 итерации параметров могут быть выполнены в качестве сценариев или других инструкций, совместимых с возможностью использования вместе с коммерческим средством CAD.

На Фиг.3 изображена и в общем обозначена ссылочной позицией 300 диаграмма конкретного иллюстративного варианта осуществления вольтамперных характеристик фиксирующего устройства памяти на основе сопротивления. Данное фиксирующее устройство может представлять собой фиксирующий транзистор, такой как фиксирующие транзисторы 134 или 144, изображенные на Фиг.1. Первая кривая 302 представляет ток, проходящий через фиксирующий транзистор, когда элемент памяти на основе сопротивления находится в состоянии логического нуля, такой как ток, проходящий через R0 136 R0 116, а вторая кривая 304 представляет ток, проходящий через фиксирующий транзистор, когда элемент памяти на основе сопротивления находится в состоянии логической единицы, такой как ток, проходящий через R1 146 R1 126.

В конкретном варианте осуществления элемент памяти на основе сопротивления состоит из сопротивления и транзистора доступа. Данный транзистор доступа может быть моделирован в виде сопротивления, R_{on_accessTR}, если транзистор доступа действует в линейной области. Таким образом, характеристика транзистора доступа может быть скомбинирована с характеристикой сопротивления. Например, касательно Фиг.4, изображена и в общем обозначена ссылочной позицией 400 диаграмма конкретного иллюстративного варианта осуществления вольтамперных характеристик комбинированного сопротивления и транзистора доступа. Первая прямая 402 представляет ток, проходящий через элемент памяти на основе сопротивления в состоянии логического нуля, а вторая прямая 404 представляет ток, проходящий через элемент памяти на основе сопротивления в состоянии логической единицы.

На Фиг.5 изображена и в общем обозначена ссылочной позицией 500 диаграмма конкретного иллюстративного варианта осуществления вольтамперных характеристик фиксирующего устройства, изображенного на Фиг.3, последовательно соединенного с элементом памяти на основе сопротивления, имеющего характеристики, изображенные на Фиг.4. Первая кривая 502 представляет ток, такой как I₀ или I_ref0 по Фиг.1, проходящий через фиксирующий транзистор и элемент памяти на основе сопротивления в состоянии логического нуля, без нагрузки 132 PMOS или нагрузки 112 PMOS по Фиг.1. Вторая кривая 504 представляет ток, такой как I₁ или I_ref1 по Фиг.1, проходящий через фиксирующий транзистор и элемент памяти на основе сопротивления в состоянии логической единицы, без нагрузки 142 PMOS или нагрузки 122 PMOS по Фиг.1. Обе первая кривая 502 и вторая кривая 504 демонстрируют крутую линейную область при низких напряжениях и относительно плоскую область насыщения при более высоких напряжениях.

В общем, в системе, демонстрирующей поведение, изображенное на Фиг.5, такой как память 100 по Фиг.1, граница сигнала ∆V может быть увеличена посредством (1) уменьшения наклона первой и второй кривых 502 и 504 в области насыщения, (2) увеличения разности между током, представленным посредством первой кривой 502, и током, представленным посредством второй кривой 504, в области насыщения, и (3) увеличения размера области насыщения первой и второй кривых 502 и 504.

Наклон первой и второй кривых 502 и 504 в области насыщения может быть уменьшен посредством уменьшения напряжения затвор-исток (V_GSclamp) фиксирующего транзистора, поскольку наклон . Используя фиксирующий транзистор 144 по Фиг.1 в качестве иллюстративного примера,

где V_BL представляет собой напряжение на узле BL_data1, соединенном с терминалом истока фиксирующего транзистора 144 и с сопротивлением R1 146, I представляет собой ток, проходящий через сопротивление R1 146, R_MTJ представляет собой сопротивление R1 146, где устройство памяти на основе сопротивления представляет собой устройство магнитного туннельного перехода (MTJ), и R_{on_accessTR} представляет собой сопротивление транзистора доступа 148. V_GSclamp уменьшается с повышением R_MTJ.

Наклон первой и второй кривых 502 и 504 в области насыщения может также быть уменьшен посредством уменьшения размера (W) и напряжения затвора (V_G) фиксирующего транзистора для увеличения выходного сопротивления .

Разность между током, представленным посредством первой кривой 502, и током, представленным посредством второй кривой 504, в области насыщения (∆I) может быть увеличена посредством регулирования значения элемента памяти (например, R_MTJ) в сторону приближения к оптимальному значению R_opt. Разность между током, представленным посредством первой кривой 502, и током, представленным посредством второй кривой 504, в области насыщения может быть увеличена посредством увеличения размера (W) и напряжения затвора (V_G) фиксирующего транзистора.

Область насыщения первой кривой 502 и второй кривой 504 может быть увеличена посредством уменьшения напряжения затвора (V_G) фиксирующего транзистора и увеличения размера (W) фиксирующего транзистора для сохранения тока (I) неизменным:

где V_G представляет собой напряжение затвора фиксирующего транзистора, V_t представляет собой пороговое напряжение фиксирующего транзистора, а V_D представляет собой напряжение стока фиксирующего транзистора.

Таким образом, граница сигнала ∆V может регулироваться посредством изменения R_MTJ, а также ширины W и напряжения затвора V_G фиксирующего транзистора. По мере того как R_MTJ увеличивается, граница сигнала ∆V также увеличивается. Однако в ситуации, когда R_MTJ увеличивается сверх определенного значения R_opt, выходное сопротивление фиксирующего транзистора и транзистора нагрузки (такого, как нагрузка 142 PMOS по Фиг.1) увеличивается, но разность тока области насыщения ∆I уменьшается. Таким образом, граница сигнала ∆V увеличивается с R_MTJ, но является насыщенной для большого R_MTJ.

Размер и напряжение затвора для фиксирующего транзистора также влияют на границу сигнала ∆V: малый размер и низкое напряжение приводит в результате к большому выходному импедансу, уменьшая наклон в области насыщения; большой размер и высокое напряжение увеличивает разность тока области насыщения ∆I; а большой размер и низкое напряжение приводит в результате к большой области насыщения.

Фиг.6 и 7 иллюстрируют влияния ширины фиксирующего транзистора и напряжения затвора фиксирующего транзистора на границу сигнала ∆V. На Фиг.6 изображена и в общем обозначена ссылочной позицией 600 диаграмма конкретного иллюстративного варианта осуществления характеристик памяти на основе сопротивления с переменным напряжением затвора V_G фиксирующего устройства. Первая кривая 602 представляет размер фиксирующего устройства для максимизации разности напряжений ∆V₀ между эталоном и состоянием логического нуля элемента памяти на основе сопротивления. Данный размер фиксирующего устройства проиллюстрирован на левой оси в виде ширины фиксирующего транзистора NMOS, такого как фиксирующий транзистор 144 по Фиг.1. Вторая кривая 604 представляет разность напряжений ∆V₀. Данная разность напряжений ∆V₀ проиллюстрирована на правой оси в виде разности напряжений между узлом 162 out_data0 и узлом 160 out_ref по Фиг.1.

Фиг.6 изображает для каждого заданного значения напряжения затвора V_G максимальную моделированную разность напряжений ∆V₀, достигнутую посредством изменения размера фиксатора, и конкретный размер фиксатора, приведший в результате к максимальной моделированной ∆V₀. Значения максимальной моделированной разности напряжений ∆V₀ в области значений напряжения затвора V_G интерполируются в виде второй кривой 604, а значения размера фиксатора, приведшие в результате к максимальной моделированной ∆V₀, интерполируются в виде первой кривой 602.

Аналогичным образом Фиг.7 изображает иллюстрацию 700 конкретного иллюстративного варианта осуществления характеристик памяти на основе сопротивления с изменяющимся размером фиксирующего устройства. Первая кривая 702 представляет напряжение затвора V_G фиксирующего устройства для максимизации разности напряжений ∆V₀ между эталоном и состоянием логического нуля элемента памяти на основе сопротивления. Данное напряжение затвора V_G фиксирующего устройства проиллюстрировано на левой оси в виде напряжения затвора фиксирующего транзистора NMOS, такого как фиксирующий транзистор 144 по Фиг.1. Вторая кривая 704 представляет разность напряжений ∆V₀. Данная разность напряжений ∆V₀ проиллюстрирована на правой оси в виде разности напряжений между узлом 160 out_ref и узлом 162 out_data0 по Фиг.1.

Фиг.7 изображает для каждого заданного значения ширины фиксирующего транзистора максимальную моделированную ∆V₀, достигнутую посредством изменения напряжения затвора фиксатора V_G, и напряжение затвора, приведшее в результате к максимальной моделированной ∆V₀. Значения максимальной моделированной разности напряжений ∆V₀ в области значений напряжения затвора V_G интерполируются в виде второй кривой 704, а значения напряжения затвора V_G фиксирующего транзистора, приведшие в результате к максимальной моделированной ∆V₀, интерполируются в виде первой кривой 702. В целях сравнения моделированные данные, представленные на Фиг.6, были сгенерированы с использованием тех же параметров схемы, что и моделированные данные, представленные на Фиг.7, кроме изменений, отмеченных выше.

Сравнение значений первой кривой 602 по Фиг.6 (размер фиксатора, производящий максимальную ∆V₀) с соответствующими размерами фиксатора на Фиг.7 иллюстрирует, что для конкретного размера фиксатора максимальная моделированная ∆V₀ на Фиг.6 может быть приблизительно равной максимальной моделированной ∆V₀ на Фиг.7. Например, размер фиксатора 2,6 мкм соответствует ∆V₀ 0,133 на Фиг.6 (при V_G=0,88 В), в то время как размер фиксатора 2,6 мкм соответствует ∆V₀ приблизительно 0,135 на Фиг.7. Аналогичным образом размер фиксатора 3,7 мкм соответствует ∆V₀ 0,138 на Фиг.6 (при V_G=0,86 В), в то время как размер фиксатора 3,7 мкм соответствует ∆V₀ приблизительно 0,139 на Фиг.7 и размер фиксатора в 5,4 мкм соответствует ∆V₀ в 0,142 на Фиг.6 (при V_G=0,84 В), в то время как размер фиксатора 5,4 мкм соответствует ∆V₀ приблизительно 0,144 на Фиг.7.

Поскольку оба способа регулирования параметров для достижения по существу максимальной разности напряжений сигнала ∆V₀, изображенной на Фиг.6 и 7, могут обеспечивать схожие результаты, предпочтение в регулировании параметров может быть определено на основе дополнительных критериев. Например, ограничение по размеру фиксатора может в общем быть более жестким, чем ограничение по напряжению затвора фиксатора V_G. В дополнение управление напряжением затвора фиксатора V_G может достигать более высокой границы сигнала в течение регулирования параметров в ситуации, когда ток состояния логической единицы превышает пороговое значение тока. Таким образом, определение напряжения затвора фиксатора V_G для максимизации границы сигнала ∆V по существу с фиксированным размером фиксатора является в общем предпочтительным.

Касательно Фиг.8, изображена и в общем обозначена ссылочной позицией 800 диаграмма конкретного иллюстративного варианта осуществления участка нагрузки схемы, соединенной с опорной ячейкой устройства памяти на основе сопротивления. Данный участок нагрузки включает в себя первый транзистор 812 PMOS, имеющий первый терминал, соединенный с источником питания Vdd, и второй терминал, соединенный с опорным узлом 860 (out_ref). Второй транзистор 822 PMOS имеет первый терминал, соединенный с источником питания Vdd, и второй терминал, соединенный с узлом 860 out_ref. Терминал затвора каждого из первого транзистора 812 PMOS и второго транзистора 822 PMOS соединен с опорным выходным узлом 860 (out_ref). В иллюстративном варианте осуществления транзисторы 812 и 822 PMOS и узел 860 out_ref могут соответствовать устройствам нагрузки 112 и 122 PMOS и узлу 160 out_ref, соответственно изображенным на Фиг.1. Работа участка 800 нагрузки проиллюстрирована в диаграммах линий нагрузки по Фиг.9-10.

На Фиг.9 изображены диаграммы конкретного иллюстративного варианта осуществления вольтамперных характеристик участка устройства нагрузки схемы, соединенной с опорной ячейкой устройства памяти на основе сопротивления. Фиг.9(а) включает в себя кривую 902, изображающую диодоподобное поведение тока I_top, проходящего через транзисторы 812 и 822 PMOS по Фиг.8 в качестве функции напряжения исток-к-стоку, V_SD=V_dd-V_out, где V_out представляет собой напряж