Система контроля параметров интегральных схем

Система контроля параметров интегральных схем

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВ ИТИЛЬСТВУ

Союз Советских

Социалистических

Республик

< >746437

@ I1

l g (61) Дополнительное к авт. свид-ву (22) Заявлено 19.1277 (21) 2556384/18-24 (53)М. Кл. с присоединением заявки №

G 05 В 23/02

G 06 F 15/46

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 070780. Бюллетень ¹ 25

Дата опубликования описания 07.07,80 (53) УДК621. 396 (088. 8) Ю.Н. Самарцев, Е.Т. Володарский, Ю.М. Ту". и Ю. П. Беляний (72) Авторы изобретения

Киевский ордена Ленина политехнический институт (71) 3

71) Заявитель .им 50-летия Великой Октябрьской социалистической революцйи (54) СИСТЕМА КОНТРОЛЯ ПАРАМЕТРОВ ИНТЕГРАЛЬНЫХ

СХЕМ

Изобретение относится к области автоматизированных систем для контроля и может быть использовано при контроле больших интегральных схем (БИС) и сверхбольших интегральных схем (СБИС) .

Известны устройства для контроля эЛектрических параметров электронных схем (11,и (2), содержашне коммут ацион ную мат рицу, и ст очники тока и напряжения, измерительный блок, блок управления и индикации, блок согласования, в ко« торых в соответствии с программой контроля, поступающей из управляющей вычислительной машины УВМ, при помОщи коммутационной матрицы к соответствующим выводам контролируемой электронной схемою подключаются программные ист чники напряжения, то- . ка и измерительный блок. В результате контроля Формируются команды Годен, Не годен в зависимости от того, находится параметр в требуемых пределах или выходит из них.

Недостаткавы таких устройств яв» ляется жесткость программ контроля, большое число управляющих команд и низкая оперативность, контроля интегральных схем.

Наиболее близким техническим ре- шением к изобретению является система контроля параметров интегральных схем, содержащая УВМ, первый выход которой соединен с первым входом блока памяти, второй выход - с пер10 вым входом счетчика адреса памяти, третий выход — с первым входом пер«, вого блока совпадения, четвертый выход через регистр выходных тестовых комбинаций - с первым входом многоканального амплитудного дискРимина тора и пятый выход через регистр an реса тестовых комбинаций - с первым входом блока с. равнения, второй вход которого соединен с первым выходом: счетчика адреса памяти, а выход - с первым входом УВМ, одним входом второго блока совпадений и вторым входом ьФогоканального амплитудного дискриминатора, выход которого подключен ко второму входу УВМ, и генератор тактовых импульсов, соединенный .через последовательно включенные второй блок совпадения и счетчик числа повторений тестовых комбина30 ций с третьим входом УВМ, вторым

746437 4 входом счетчйка адреса памяти, вторым входом блока памяти и вторым входом первого блока совпадения, третий вход которого соединен с выходом блока памяти, а выход — с другим входом счетчика числа повторений тестовых комбинаций (3).

В процессе производства схем, бывает необходимо изменение "очередности контроля параметров схем иэза изменения соотношений между удельными весами параметров, по которым схемы оказываются негодными (в результате возможных изменений условий технологического цикла при производстве очередной партии и внутри. этого цикла).

Чтобы уменьшить потери времени при- контроле негодных схем очередность контроля параметров схем должна быть такой, что в первую очередь должны контролироваться те параметры, по которым схема чаще всего ока зываются негодными. Применение известной системы автоматического контроля больших интегральных схем при крупносерийном производстве их оказывается малоэффективным из-за того, что данная система производит -конт- роль йараметров интегральйых схем и в очередности, которая соответствует очередности опроса счетчиком адреса памяти ячеек ЗУ и не может иэме" йяться в"гфоцессе койтроля.

Целью изобретения является повышение быстродействия системы.

Эта цель достигается тем, что

" "в-предложенную систему введены дешифратор кода очередности, блок- счет чиков тестовых комбинаций и коммутатор тестовых комбинаций, первь|й вход

" кбтopoгo соединен с выходом много-.

" к айййьйом" амплитудного ди скри мин атора выход через блок счетчиков тесt товых комбинаций - с четвертым вхо. дом и шестым выходом УВИ, а второй вход — co вторым выходом УВИ и первым входом дешифратора кода очередности, второй вход которого подклю" "чей" Ко второму выходу счетчика адре"са" памяти, а выход - к третьему входу блока памяти.

На чертеже показана структурная схема системы.

Выходы УВМ 1 соединены со входа" - ми счетчика адреса памяти 2, дешифратОра кода очередности 3, коммутатора тестовых комбийаций=4; регистра адреса тестовых комбинаций 5,блока памяти б и регистра выходных тестовых комбинаций 7. Входы блока сравнения 8 соедйнены с выходамй регистра 5 и счетчика 2, а выход с вХодами второго блока совпадения

9, ",Ийо . саанальиого амплитудного дискриминатора 10 и УВМ 1. Другой вход блока 9 соединен с вйходом генератора тактовых импульсов ll, а вй-

- ходы - с контролируемой большой ин5 !

О

ЗО

65 гегральной схемой 12 и счетным входом счетчика числа повторений тестовых комбинаций 13, Входы первого блока совпадений 14 соединены с выходами блока 6, УВМ 1, счетчика 13 и входами счетчика 2, УВМ 1 и блока б. Выход блока б соединен со схемой 12. Входы дискриминатора 10 соедйнены с выходами схемы 12 и регистра 7, а выход — с входами УВМ 1 и коммутатора 4. Счетный вход блока

15 счетчиков тестовых комбинаций соединен с выходом коммутатора 4,вход опроса и выход - с УВМ 1.Выход счетчика 2 соединен с дешифратором 3, а выход последнего — со входом блока

6.

P а бот а си ст еды н ачин ает ся с то го, что по команде с УВМ 1 опрашиваются счетчики в блоке 15 и значения кодов, записанных в них, переписываются в

УВМ 1, которая по программе, заложенной в ней, по результатам опроса формирует команды очередности, поступающие на дешифратор 3 таким образом, что первой поступает команда, соответствующая наибольшему коду, поступавшему из определенного счетчика блока 15, затем — команда, соответствующая меньшему по величине кбду и так в порядке убывания величины кодов до наименьшего (иначе УВМ

1 формирует команды очередности в соответствии с величиной кодов счетчиков в блоке 15 в порядке их убывания). Если коды ряда счетчиков или всех равны, то команды очередности формируются в определенной последовательности, определяемой программой, заложенной в УВМ 1.

УВМ 1 передает в счетчик 2 начальный адрес номера последовательности тестовых комбинаций ° В то же время на вход дешифратора 3 и коммутатора 4 из УВМ 1 поступает код очередности, соответСтвующей той тестовой комбинации, которая должна контролировать схему первой. На выходе дешифратора 3 появится разрешение на считывание той ячейки блока б, в которой хранится тестовая комбинация входных воздействий, соответствующая коду очередности,поступившему из УВМ 1 на дешифратор

3. Коммутатор 4 подключает выход дискриминатора 10 к счетному входу того счетчика из блока 15, который соответствует проверяемой тестовой комбинации. В регистр 5 записывается адрес номера тестовой комбинации, на которой требуется зафиксировать выходные сигналы контролируемой схемы. В регистр 7 иэ блока памяти выходных теотовых комбинаций, входящего в состав УВМ 1, поступает выходная тестовая комбинация, соответствующая выходным сигналам схемы 12 на указанном в регистре 5 номере тестовой комбинации.

746437

Формула изобретения

Источники информации, принятые so внимание при экспертизе

1. Авторское свидетельство СССР

Р 399802, кл. 9 01 К 31/28, 1970.

На блок 6 иэ УВМ 1 поступает импульс запроса. В каждой ячейке бло ка 6 выделен ряд разрядов, и в последних записывается число циклов генератора 11, в течение которых на проверяемую схему должна подаваться данная тестовая комбинация входных воздействий. При считывании ячейки блока 6 на входы схемы 12 поу(аются входные воздействия, а число циклов, в течение которых данные воздействия должны подаваться на схему 12, переписывается в обратном коде в счетчик 13 через блок 14. На счетный вход счетчика 13 подаются импульсы с генератора 11 через блок 9.

При заполнении счетчика 13 наращивается на 1 содержимое счетчика 2, и подается на УВМ i команда на смену кода очередности, поступающего на дешифратор 3. Запрашивается блок 6 по следующему адресу, соответствующему коду очередности, формируемому УВМ 1, и открывается блок

14 для записи в счетчик 13 следующей тестовой комбинации. На требуемом номере цикла (при равенстве ад- 25

pecos в счетчике 2 и регистре: 5) блок 8 запрещает прохождение тактовых импульсов на счетчик 13, закрывая блок 9, и подает стробирующий импульс на дискриминатор 10. 30

Если в ходе контроля интегральной схемы по какой-нибудь тестовой комбинации дискриминатор 10 определит несоответствие выходных сигналов схемы 12 и выходных тестовых комбина- 35 ций регистра 7, он формирует импульс, который через коммутатор 4 поступит на счетный вход того счетчика из блока 15, который соответствует данной контролируемой комбинации, и в нем 4О код увеличится на 1 °

Затем система переходит к контролю следующей интегральной схемы.

Если импульс из дискриминатора 10 не поступает, контролируется следующий 45 пар аметр схемы. Если все параметры схема проходят контроль успешно, система переходит к контролю следующей схема.

Таким образом, в процессе контроля интегральных схем в счетчиках блока 15 накапливается информация в виде кодов, э апи санных в них, о том, но каким параметрам схемы чаще всего оказываются негодными и

УВМ 1, обрабатывая эту информацию, формирует код очередности контроля параметров интегральных схем. Если хотя бы один иэ счетчиков блока 15 полностью заполнится, все счетчики сбрасываются в нулевое состояние.

Испольэовайие данной сйстемы для автоматического контроля больших интегральных схем позволит в 2-3 раза увеличить производительность операций контроля при крупносерийное 45 производстве интегральных схем и получить на заводах отрасли экономический эффект не менее 300 тыс.руб. в год.

Система контроля параметров интегральных схем, содержащая управляющую вычислительную машину, (УВМ), первый выход которой соединен с первым входом блока памяти, второй выход — с первым входом счетчика адреса памяти, третий выход — с первым входом первого блока совпадения,чет- " вертый выход через регистр жаходных тестовых комбинаций - с первым вхс дом многоканального амплитудного дискриминатора и пятый выход через регистр адреса тестовых комбинаций с первым входом блока сравнения,второй вход которого соединен .с первым выходом счетчика адреса памяти, а выход — с первым входом УВМ,(одним входом второго блока совпадений и вторым входом многоканального ампли- трудного дискримин атора, выход которого подключен ко второму входу

УВМ и генератор тактовйх импульсов, соединенный через последовательно включенные второй блок совпадений и счетчик числа повторений тестовых комбинаций с третьим входом УВМ,вторым входом счетчика адреса памяти, вторым входом блока памяти и вторым входом первого блока совпадения,третий вход которого соединен с выходом блока памяти, а выход — с другим входом счетчика числа повторений тестовых комбинаций, о т л и ч а ющ а я с я тем, что, с целью повышения быстродействия система, в нее введены дешифратор кода очередности блок счетчиков тестовых комбинаций и коммутатор тестовых комбинаций, первый вход которого соединен с выходом многоканального амплитудного дискриминатора, выход через блок счетчиков тестовых комбинаций - с

;четвертым входом и шестым выходоМ

УВМ, а второй вход - co вторым выходом УВМ и первым входом дешифратора кода очередности, второй вход которого подключен ко второму выхо ду счетчика адреса памяти:, а выходк третьему входу, блока..памяти.

2. Авторское свидетельство СССР

М 416700, кл. G 06 F 15/46, 1972.

3. Авторское свидетельство СССР

9 377738, кл. G 05 В 23/02, 1971 (прототип).

746437

Составитель В. Дианов

Редактор Л. Утехина Техред Н.Бабурка, Корректор Е. Папп (°

Заказ 3941/36 Тираж 956 . Подписное

ЦНИИПИ Государственного комитета СССР по делаМ изобретений и открытий

1 1 3035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП. Патент, г. Ужгород, ул. Проектная, 4