Система обработки данных

Система обработки данных

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К. АВТОРСКОМУ СВИДЕТЕЛЬСТВУ р11 748433 (61) Дополнительное к авт, саид-ву(22) Заявлено 280678 (21) 2635230/18-24 с присоединением заявки ¹â€” (23) Приоритет

Опубликовано 15.0780, Бюллетень № 26

Дата опубликования описания 150780 (51)М. Кл 2

G 06 F 15/00Государственный комитет

СССР по делам изобретений и открытий (53) УДК 681 14 (088. 8) (72) Авторы изобретения

P.È. Абражевич, В.B. Витер, В.И. Овсянников и Т.Г. Иевченко (71) Заявитель (54) CHCTEMA ОБРАБОТКИ ДАННЫХ

Изобретение относится к вычислительной технике и может быть использовано при проектировании мультипро цессорных вычислительных систем.

Известна система обработки .данных, 5 содержащая модули центральных процессоров,.модули ввода-вывода, адресные выходы и информационные входы и выходы которых подключены к входам и вы- ходам общего поля оперативной памя- 10 ти f13

Недостатком такой системы обработки данных является то, что при работе с общей оперативной памятью за каждым модулем ввода-вывода и цент- 5 рального процессора закреплен жест- кий приоритет обслуживания его запросов на память независимо от вида зайроса и, следовательно, нри большой зàrpyзке модулей ввода-вывода 20 возможно переполнение одного из ме " нее приоритетных модулей ввода-вывода.

Наиболее близким техническим ре.шением к предлагаемой системе являет-25 ся система обработки данных, содержащая первый и второй процессоры, первые входы и выходы которых подключены к первым и вторым входам и выходам блока распределителя сигналов, 30, 2 третьи, и четвертые входы и выхбды которого подключены к первым входам и выходам йервого "и "второго "модуля ввода-вывода, вторые входы и выходы которых подключены ко вторым и третьим входам и выходам первого и второго процессоров, а пятые входы и вйходы блока распределителя сигналов подключены к входам и выходам общего блока оперативной памяти f2) .

Недостатком такой системы обработки данных является сравнительно невысокая надежность системы вводавывода при.большой загрузке системы ввода-вывода, так как приоритет при одновременном обращении к одйому блоку оперативной памяти присвоен по жесткому принципу: первому модулю ввода-вывода - самый высокий далее второму модулю ввода-вывода, первому центральному процессору, второму центральному процессору, так как каждый модуль ввода-вывода содержит два селекторных и мультиплексный канал, причем к первому селекторному каналу подключены высокоскоростные внешние устройства типа накопителя на магнитных дисках, ко- второ-, му селекторному каналу накопителя на магнитных лентах, а к мультиплекс748433 ному каналу сравнительно медленнодей ствующие внешние устройства, то большая загрузка вводом-выводом менее скоростных второго селекторного и мультиплексного каналов первого модуля ввода-вывода может вызвать ! переполнение селекторных каналов второго модуля ввода-вывода, следовательнО, надежность системы вводавывода данной системы обработки дан=. ных недостаточно высока.

Цель изобретения — увеличение общей пропускной способности и надежности обработки системы данных.

Поставленная цель достигается тем, что в систему обработки данных, содержащую два процессора, блок памяти, распределитель сигналов, дна устройства ввода-вывода, каждое из которых содержит два селекторных канала, один мультиплексный канал, блок управления, блок связи с процессором, блок связи с памятью, при этом входы-выходы распределителя сигналов подключены к соответствующим выходам-входам блока памяти, первый и второй вход-выход распределителя сигналов соединен с первыми выходами-входами блоков связи с памятью соответственно первого и второго устройств ввода-вывода, а третий и четвертый входы-выходы распределителя сигналов соединены с первыми выходами-входами соответственно первого и второго процессоров, первые входы-выходы обоих процессоров подключены к первому выходу-входу блока связи с процессором первого устройства ввода-вывода, вторые входы. выходы обоих процессоров соединены с первым выходом-входом блока связи с процессором второго устройства ввода-вывода, вторые входы-выходы блоков связи с процессором каждого устройства ввода-вывода соединены с первыми выходами-входами двух селекторного и одного мультиплексного каналов соответствующего устройства ввода-вывода, вторые входы-выходы двух селекторных и одного мультиплексного каналов каждого устройства ввода-вывода подключены к выходу-входу блока управления соответствующего устройства ввода-вывода, третьи входы-выходы двух селектор ных и одного мультиплексного каналов каждого устройства ввода-вывода соединены со вторИм выходом-входом блока связи с памяти соответствующего устройства ввода-вывода, выход блока сравнения каждого из устройств ввода-вывода соединен со входом блока связи с процессором и первым входом блока связи с памятью соответствующих устройств ввода-вывода, введены блок сравнения, три элемента И и элемент ИЛИ, при этом выходы блоков управления первого и второго устройств ввода-вывода подключены

10 ветственно первого и второго устройства ввода-вывода.

15 На чертеЖе представлена структу20

d0 б5 соответственно к первым и вторым входам трех элементов И, выходы которых подключены ко входам элемента ИЛИ, выход которого соединен со вторым входом блока связи с памятью первого устройства ввода-вывода, третьи входы трех элементов И соединены с выходом блока связи-с памятью первого устройства ввода-вывода, а четвертые входы трех элементов И подключены к выходу блока сравнения, первый и второй входы которого подключены ко вторым выходамвходам блоков связи с памятью соотра системы обработки данных, содержащая первый процессор 1, второй процессор 2, распределитель 3 сигналов, блок 4 памяти, содержащую модули .5, первое устройство б вводавывода, второе устройство 7 ввода-вывода, блок 8 сравнения устройств, элементы И 9, 10, 11, ИЛИ 12.

Каждый из устройств б, 7 вводавывода содержит блок 13 связи с процессором, блок 14 связи с оперативной памятью, блок 15 управления, первый селекторный 16, второй селекторный 17 и мультиплексный 18 канала ввода-вывода.

Операция ввода-вывода в канале 16 (17, 18) осуществляется под управлением текущего управляющего слова канала, расположеннрго непосредственно в канале и содержащего всю необходимую информацию для передачи данных: код выполняемой команды, адрес данных, счетчик количества передаваемых байтов и специальные флажки.

Ряд управляющих слов канала составляют канальную программу, которая первоначально хранится в блоке 4 памяти. Первое управляющее слово канала извлекается из блока 4 памяти по специальной инструкции процессора 1 (2), которая задает адрес устройства б (7) ввода-вывода, адрес канала 16 (17, 18) и внешнего устройства (последние на чертеже не показаны). Инструкция процессора поступает в устройство 6 (7) ввода-вывода через шины 19 (20) процессора, блок 13 связи с процессором. Получив инструкцию, устройства ввода-вывода освобождают процессор 1 (2) для вйполнения дальнейших инструкций и выбирают иэ блока 4 памяти управляющее слово канала через распределитель 3 сигналов, шины 21 (22) памяти, блок 14 связи с памятью, после чего выбирают внешнее устройство (на чертеже. не показано) и запускают операцию ввода-вывода.

После запуска операции ввода-вы-. вода, устройство нвода-вывода настр,.

748433

;ивается на передачу данных, т.е. при необходимости каналу 16 (17, 18) принять или передать байт (группу байтов) данных он устанавливает запрос на память, поступающий в блок

15 управления. Этот блок устанавливает приоритет в работе каналов 16 (17, 18), причем при одновременном поступлении запросов на память из каналов устанавливается следующий приоритет: первый селекторный канал; второй селекторный канал, мультиплексный канал.

Сигнал запроса на память выбранного канала 16 (17, 18) поступает через запросные шины 23 (24) памяти, в блок 14 связи с памятью и на

»элементы И 9, 10, 11. Одновременно с сигналом запроса на память, выбранный канал передает на адреснйе шины 25 (26) памяти адрес блока памяти, поступающие в блок 14 свя- 20 зи с памятью и блок 8 сравнения.

Если оба устройства 6 (7) вводавывода пытаются обратиться к одному узлу 5 блока памяти, т.е. адреса данных равны, то на выходе блока 8 25 сравнения возбуждается сигнал 27 . сравнения, поступающий на элементы

И 9, 10, 11. Элементы И 9, 10, 11 срабатывают в случае, если адреса сравнились, первое устройст- 30 во 6 установило запрос от второго селекторного 17 канала, второе устройство 7 установило запрос первого селекторного канала и в данный момент времени первое устройство 6 не рабо- З5 тает с блоком памяти (элемент И 9); адреса сравнились, первое устройство 6 установило запрос от мультиплексного 18 канала, второе устройство

7 установило запрос второго селектор- А0 ного канала и в данный момент времени первое устройство 6 не работает с блоком памяти (элемент И 10), адреса сравнились, первое устройство

6 установило запрос от мультиплексного 18 канала, второе устройство установило запрос от первого селекторного канала и в данный момент времени первое устройство 6 не работает с блоком памяти (элемент И 11).

Если обращается менее приоритетный канал 17 (18) первого устройства 6 ввода-вывода и более приоритетный канал 16 (17) второго устройства

7 ввода-вывода к одному узлу 5 блока 55

4 памяти, то срабатывает один из элементов И 9, 10, 11, выходы которых .через элемент ЙЛИ 12 поступают на шину 28 блокировки запроса на память первого устройства, по которому блок 60

14 связи с памятью запрещает формирование сигнала запроса на память первого устройства 6 ввода-вывода. Таким образом распределитель 3 сигналов получает только запрос на память от 5 второго устройства 7 ввода-вывода и первым его обслужит.

Если же устройства 6 (7) вводавывода обращаются к разным узлам 5 блока памяти 4, то блок 8 сравнения не срабатывает и сигнал 28 блокировки запроса на память первого устройства ввода-вывода отсутствует, так как распределитель 3 сигналов обслуживает одновременно два процессора 1, 2 и два устройства 6, 7 вводавывода, работающих с разными узлами

5 блока 4 памяти.

Формула изобретения

Система обработки данных, содержащая два процессора, блок памяти, распределитель сигналов, два устройства ввода-вывода, каждое из которых содержит два селекторных канала, один мультиплексный канал, блок управления, блок связи с процессором, блок связи с памятью, при этом входы-выходы распределителя сигналов подключены к соответствующим выходамвходам блока памяти, первый и второй вход-выход распределителя сигналов соединен с первыми выходами-входами блоков связи с памятью соответственно первого и второго устройства ввода-вывода, а третий и четвертый входы-выходы распределителя сигналов соединены с первыми выходами-входами соответственно первого и второго процессоров, первые входы-выходы обоих процессоров подключены к первому выходу-входу блока связи с процессором первого устройства ввода-вывода, вторые входы-выходы обоих процессоров соединены с первым выходом-входом блока связи с процессором второго устройства ввода-вывода, вторые входы-ьыходы блоков связи с.процессором каждого устройства ввода-вывода соединены с первыми выходами-входами двух селекторного и одного мультиплексного. каналов соответствующего устройства ввода-вывода, вторые входывыходы двух селекторных и одного мультиплексного каналов каждого устройства ввода-вывода подключены к выходу-входу блока управления соответствующего устройства вводавывода, третьи входы-выходы двух селекторных и одного мультиплексного каналов каждого устройства ввода-вывода соединены со вторым выходом-входом блока связи с памяти со-, ответствующего устройства вводавывода, выход блока сравнения каж-. дого из устройств ввода-вывода соединен со входом блока связи с процессором и первым входом блока связи с памятью соответствующих устройств ввода-вывода, о т л и ч а ю"

748433 ., 8

Составитель A. Баранов

Редактор Н. Горват Техред М.Кузьма Корректор С,Шекмар,Заказ 4367/13 Тираж 751 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. ужгород, ул. Проектная, 4.щ а я с я тем, что, с целью увели-чения общей пропускной способности и надежности в нее введены блок сравнения, три элемента И и элемент

ИЛИ, при этом выходы блоков управления первого и второго устройств ввода-вывода подключены соответственно к первым и вторым входам трех элементов И, выходы которых подключены ко входам элемента ИЛИ, выход которого соединен со вторым входом блока связи с памятью первого устройства ввода-вывода, третьи входы трех элементов И соединены с выходом блока связи с памятью первого устройства ввода-вывода, а четвертые входы трех элементов И подключе ны к выходу блока сравнения, первый и второй входы которого подключены ко вторым выходам-входам блоков связи с памятью соответственно первого и второго устройства ввода-вывода.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

551632, кл. G 06 F 15/00, 1975.

2. Энслоу Ф. Мультипроцессорные системы и параллельные вычисления, М., "Мир", 1976, с. 292-294 (прототип) . в