Преобразователь двоичного кода в двоично-десятичный

Преобразователь двоичного кода в двоично-десятичный

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик (i i 77 1 659

<

< г (61) Дополнительное к авт. свнд-ву (22) Заявлено 11,07,78 (21) 2655616 18.24 с присоединением заявни М (51)M. Кл.

G 06 F 5/02

Гасударственный комнтвт (2,Приоритет но делам нзобретеннй н отхрытнй

Опубликовано 15.10.80. Бюллетень,% 38 (58) удК 681.325 (088.8) Дата опубликования описания 15.10.80 (72) Авторы изобретения

Е. А. Шурмухин и К, В. Королева (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИ"НОГО КОДА

В ДВОИЧНО-ДЕСЯТИЧНЫЙ

Изобретение относится к области автоматики и вычислительной техники и может быть ис пользовано при построении устройств для преобразования информации.

Извесаен преобразователь двоичного кода в

5 двоично-десятичный, содержащий ярусы по- . следовательно соединенных сумматоров по модулю десять, причем выходы сумматоров пс модулю десять каждого яруса соединены с входами сумматоров по модулю десять соседнеl0 го яруса, а выходы сумматоров по модулю десять . младшего яруса соединены с входами преобразователя (1) .

Недостаток известного преобразователя состо. ит в большом объеме оборудования и быстром 15 его росте с увеличением разрядности преобразуемого кода.

Наиболее близким по схемному решению и технической сущности к изобретению является преобразователь двоичного кода в двоичнодесятичный, содержащий двоичные сумма-: торы и последовательно соединенные сумматоры по модулю десять, образующие два яруса, причем первая группа входов двоичных сумматоров соединена с входами преобразователя (2).

Недостаток этого преобразователя состоит в большом объеме алпаратуры и низкой надежности.

Целью изобретения является уменьшени" затрат аппаратуры и повышение надежности преобразователя.

Это достигается за счет разбиения преобразователя на ряд стуненей и специальной коммутацией входов и выходов сумматоров. Предлагаемый преобразователь двоичного кода в двоична-десятичный, содержащий объединенные в ступень преобразования двоичные сумматоры и последовательно соединенные сумматоры по . модулю десять, образующие два яруса, причем первая группа входов двоичных сумматоров соединена с информационными входами преобразователя, дополнительно содержит элемент

ИЛИ и ) nt10 (ступеней преобразования, где и — число разрядов двоичного кода, в каждую из которых введен формирователь переноса, при этом выходы разрядов двоичных сумматоров, кроме двоичного сумматора послед77 ней ступени, вес которых кратен 2 10з, гцс и а — номер ступени (а = 1 — — 1}, соединены с второй группой входов цвоичног0 сумматора (а + 1)-ой ступени, все выходы разрядов двоичного сумматора, «а исключением двух ,к-(з а-ъ старших разрядов, имеющие вес 10 (k = 1 — 10), соединены с первыми входами соответствующих сумматоров по модулю десять первого яруса а-ой ступени, а два выхода О-э старших разрядов, имеюшие вес 2 10 соединены. соответственно с вторым и третьим входами сумматора по модулю десять старшего разряда первого яруса а-ой ступени, первые выходы всех сумматоров по модулю десять первого яруса каждой ступени, за исключением сумматоров по модулю десять двух старших разрядов, соединены с первыми входами соответствующих сумматоров по модулю десять второго яруса, первые выходы трех сумматоров по модулю десять второго яруса а-ой ступени соединены с входами формирователя переноса соответствующей ступени, первые выходы сумматоров по модулю десять двух старших разрядов первого яруса соединены с вторым и третьим входами сумматора по модулю десять старшего разряда второго яруса, первый выход формирователя переноса а-ой ступени соединен с входом двоичного сумматора (а + 1)-ой ступени, первый и второй входы элемента ИЛИ

Ъ соединены с выходами формирователя переноса и двоичного сумматора (и/10)-ой ступени соответственно, выход элемента ИЛИ, выходы сумс маторов по модулю десять младших разрядов обоих ярусов, а также вторые, третьи и четвертые выходы формирователей переноса всех ступеней являются выходами преобразователя.

На фиг, 1 представлена структурная схема преобразователя двоичного кода в двоично-десятичный; на фиг. 2 — блок-схема формирователя переноса.

Преобразователь состоит из и/10 ступеней преобразования, где л — количество разрядов преобразуемого двоичного числа. Каждая ступень преобразования содержит двоичные сумматоры 1, а также сумматоры по модулю десять . 2 и формирователь. переноса 3, обьединенные в матричный сумматор 4. Матричный сумматор содержит семь последовательно соециненных сумматоров по модулю десять первого яруса и четыре сумматора по модулю десять второго яруса.

На выходах первого яруса образуются шесть результатов суммирования, кратных 10 кото1659 ф рые поступают HB вход второго яруса, и четыре младших разряда иоично-цссягичн<но числа (2, 2, 2 ), 10 2О 10, и -тупающие на выход преобразователя. Младший разряд двоичного числа 2" в преобразовании не участву5 ет. На выходах второго яруса образуются три

; сф-1 результата суммирования, кратных !0", которые поступают на входы формирователя переноса, и четыре последующих разряди двоично11 десятичного числа (2, 2, 2 ) 10, 2О 10 поступающие на выход преобразователя. На выходе формирователя переноса образуются разряды двоично-десятичного числа (2, " 2 )

10 ", поступающие на выход преобразователя, и перенос 2 ° 10, поступающий на двоичные сумматоры 1 старшей ступени. Выход двоичных сумматоров, кратный 2 ° 10, и один выход формирователя переноса последней ступени через элемент ИЛИ 5 подключены к выходам преобразователя.

Формйрователь переноса 3 содержит (см.фиг.2) пять элементов И-НЕ 6 — 10, анализирующих входные сигналы, и два элемента ИЛИ-НЕ 11, 12, формируюших выходные сигналы. Причем прямые входы элементов И-НЕ являются входами формирователя переноса, выход элемента И-НЕ

6 соединен с инверсивными входами элементов

И-НЕ 8, 10 и ИЛИ-НЕ 11, 12, выход элемента . И-НЕ 7 соединен с инверсивными входами элементов И-НЕ 6, 9, 10 и ИЛИ-НЕ 11, выход элемента И-НЕ 9 соединен с вторым вхоцом элемента ИЛИ-НЕ 12, выходы элементов И-НЕ 3, 10 и ИЛИ-НЕ 11, 12 являются выходами формирователя переноса.

Преобразование двоичного кода в двоичнодесятичный осуществляется следующим образом.

Веса поступающих на вход преобразователя

4О входных разрядов можно выразить следующим соотношением:

Р = 2к 10 (1 — 10 разряды), 2 к-1 10з + (2к ъ+ 2 к ), 0о разряды);

Ра к = 2к" 10 +- (2" + 2 ) ° 10 + (2 0+(к 3) + 2 . 100 (21 — 30 раз ряды), где 1 К 10.

Рассмотрим работу преобразователя при ус50 повии, что кбличество разрядов преобразуемого числа и = 20.

Веса 20 двоичных разрядов и разложения их приведены в табл. 1.

771659

Таблица 1

1024 = 1000 + 16 + 8

2048 = 2000 + 32 + 16

4096 = 4000 + 54 + 324

8192 = 8000 + 128 + 64

16384 = 16000 + 256 + 128

32768 = 32000 + 512 + 256

32

65536 = 64000 + 1024 + 512

131072 = 128000 + 2048 + 1024

262144 = 256000 + 4096 + 2048

524288 = 512000 + 8192 + 4096

128

256

512

1-ая ступень преобразования содержит следующие двоичные сумматоры: сумматор весов, равных 8 (Z 8), осуществляющий суммирова.ние четвертого разряда двоичного кода и части разложения одиннадцатого разряда двоичного кода, имеющей вес 8; Е 16, осуществляющий суммирование пятого разряда двоичного кода, частей разложения одиннадцатого и двенадцатого разрядов двоичного кода, имеющих вес 16, и переноса из Х8; сумматоры весов 32, 64, 128, 256, 512, 1024, 2048, 4096, 8192, осуществляющие суммирование соответствующих разрядов двоичного числа и соответствующих частей разложения разрядов. В результате суммирова. ния вновь получаются веса 8, 16, 32, 64, 128, 256, 512, 1024, 2048, 4096, 8192 и вес 16384.

Числа 1024, 2048, 4096, 8192, 16384 раскладываются в соответствии с табл. 1. При этом числа, кратные 10 — 1000, 2000, 4000, 8000, 45

16000, поступают на входы двоичных сумматоров второй ступени преобразования, а числа

8, 16, 32, 64, 128, 256 вновь суммируются с ранее полученными результатами. Наибольшее число, которое может получиться в результате этого суммирования, 1024. Оно раскладывается на 1000 + 16 + 8. Число 1000 поступает на вход двоичного сумматора второй ступени, а числа 16, 8 вновь суммируются с полученными ранее результатами. В результате последнего суммирования получаются веса 8, 16, 32, 64, 128, 256, 512, которые вместе с младшими . разрядами двоичного числа, имеющими вес 2,4, поступают на сумматоры 2 по модулю десять первого яруса матричного сумматора 4, Суммах торы по модулю десять 2; 2 осуществляют преобразование полученных в результате двоичного суммирования весов двоичных разрядов 2, 4, 8, 16, 32, 64, 128, 256, 512 в двоично-десятичный код. Младший разряд двоичного числа, имеющий вес 1, в преобразовании не участвует.

Преобразование осуществляется следующим образом.

На сумматор по модулю десять 2i поступают три старших разряда преобразуемого двоичного кода, а именно 512, 256, 128, На его sxoдах могут возникнуть следующие комбинации преобразуемых разрядов; 512, 256, 128; 512, 256; 512, 128; 256, 128; 128; 256; 512, t

Сумматор по модулю десять 2 осуществляет преобразование поступающих на его вход разрядов двоичного числа в величину, кратную

10, где m — номер яруса, в котором размещен сумматор. Образующиеся при этом остатки имеют значения, равные весам следующих за старшим разрядов двоичного кода, Ф

Сумматор 21 осуществляет следующие преобразования, представленные в табл. 2.

771659

Таблица 2

Сочетания разрядов на входах сумматора 21, 640 + 256 = 26 10 + 28

640 + 128 = 2 10 + 2"

640 = 26 10

256 + 128 = 2 + 2

128=2

128

256 = 2в

256

256 + 128 + 128 = 2а + 27 + 27

512

Выходной сигнал сумматора по модулю десять 21, кратный 10, поступает на сумматор

И по модулю десять 21 второго яруса, а образующиеся остатки поступают на входы суммато1 1, ра 22 первого яруса. На вход сумматора 21 по- ступает также последующий седьмой .разряд преобразуемого числа. На выходе последнего сум6 матора 21 первого яруса формируются сигналы

2 ° 10, 22 10, 2 ° 10 и 2О 10, которые являются выходными сигналами преобразователя.

Шесть выходных сигналов сумматоров по моду

-Р

Таблица 3

Сочетания разрядов на входах сумматора

8ОО + 32О = г 10 + г 101

800 + 160 = 2з, 10г + 24, 101

800 = 2 10

160 25,. 101 + 24 .101

24 101

320 = 2 ° 10

+ 160 + 160 25 101 + 24, 101 + 24 101

160

320

640

512, 256, 128

512, 256

512, 128

256, 128

640, 320, 160

640, 320

640, 160

320, 160 лю десять первого яруса, кратных 10, (640, 320, 160, 80, 40, 20) поступают на сумматор1 по модулю десять второго яруса. Преобразова ние на втором ярусе осуществляется аналогично преобразованию на первом ярусе. На выхо. дах сумматоров по модулю десять второго яр> са формируются результаты суммирования, кра ные 10, и остатки, кратные 10 .

If

Так сумматор 21 осуществляет следующие преобразования, представленные в табл. 3.

771659 l0

400, 800) поступают на формирователь переноса 3, который формирует выходной сигнал, оавный 2 10, поступающий на вход двоичного сумматора второй ступени, и три выходных сигнала, кратные 10 (200, 400, 800), поступающие на выход преобразователя.

Таблица 4 сигналы формирователя

1000 + 400 = 2 ° 10 + 2 10

+ 200 2о. 10з + 2, 10г

1000 = 20 103

400+ 200 = 2 10 + 2 10

800, 400, 200

800, 400

800, 200

400, 200

200 = 2 . 102

200

400 = 2з 102

400

800 = 2 10

800

Таким образом, сигнал переноса формируется в том случае, если сумма весов, поступавших на вход разрядов устройства, больше или равна 10 .

В формирователе 3 элемент И-НЕ 7 анализи; рует наличие первого (2з 102) и третьего (2 ° 102) входных сигналов. При одновремен- щ ном присутствии этих сигналов с. выхода элемента И- НЕ 7 поступает запрещающий потенциал на инверсивные входы элементов И-НЕ 6, 9, 10 и разрешающий потенциал на элемент ,ИЛИ-НЕ 11. На выход формирователя перено- 45 са с выхода элемента ИЛИ-НЕ 11 поступает сигнал, имеющий вес 2О 10 .

Элемент И-HE 6 анализирует наличие первого (2 ;10 ) и второго (2 10 ) входных сигналов. При одновременном наличии этих сигналов и отсутствии запрещающего потенциала с выхода элемента И-НЕ 7 (третий входной сигнал отсутствует) с выхода элемента И-НЕ 6 поступает запрещающий потенциал на инверсивные входы элементов И-HE 8, 10 и разрешающие потенциалы на элементы ИЛИ-НЕ 11, 12.

На выход формирователя-переноса с выходов элементов ИЛИ-НЕ 11, 12 поступают сигналы, имеющие вес 2 ° 10 и 2 .-10 .

If

Выходные сигналы сумматора 21, кратные

10, поступают на входы сумматора 2т этого

Н же яруса. На вход сумматора 22 поступает

t также последующий разряд с сумматора 24 пер вого яруса. На выходе последнего сумматора.

It

24 второго яруса формируются сигналы 2 ° 10

2 10", 2З 10 и 2О 10, являющиеся выходными сигналами преобразователя. Три выходных сигнала сумматоров второго яруса, кратные 10, (200, Работа формирователя переноса характеризуется табл. 4.

При наличии только первого разряда входного сигнала (2 ° 10 ) с выходов элементов

И-НЕ 6, 7 поступают разрешающие потенциалы на инверсивные входы элемента И-НЕ 10. На выход формирователя переноса с выхода элемента И-НЕ 10 поступает сигнал, имеющий вес 2, 10 . При наличии только второго входного сигнала (2 10 ) на инверсивный вход элемента И-НЕ 8 с выхода элемента И-НЕ 6 поступает разрешающий потенциал. С выхода элемента И-НЕ 8 на выход формирователя переноса поступает сигнал, имеющий вес 2 10, При наличии только третьего входного сигнала (2 ° 10 ) на инверсивный вход элемента И-НЕ

9 поступает разрешающий потенциал с выхода элемента И-HE 7. Сигнал, имеющий вес 2 ° 102, с выхода элемента И-НЕ 9 поступает на вход элемента ИЛИ-НЕ 12, а с его выхода на выход формирователя переноса, При одновременном наличии второго (2 °

10 ) и третьего (2 10 ) входных сигналов выходные сигналы, имеющие вес 2 10 и

2 10, формируются аналогично рассмотренным вышеслучаям наличия только одного второго или одного третьего входного сигнала.

При одновременном наличии всех трех вход771659 ных сигналов запрещающий потенциал с элемента И-НЕ 7 поступает на инверсивные входы элементов И-НЕ 6, 9, 10. Разрешающий потенциал с выхода элемента И-НЕ 7 поступает на вход элемента ИЛИ-НЕ 11, а разрешающий потенциал с выхода элемента И-HE 6 — на инверсивный вход элемента И-НЕ 8. На выход формирователя переноса поступают сигналы с выходов элементов ИЛИ-НЕ 11 и И-НЕ 8, имеющие вес

2О 10 и 2 ° 10 соответственно. 10

Вторая ступень преобразования осуществляет двоичное суммирование частей разложения разрядов преобразуемого двоичного числа, кратных

10 . и результатов суммирования первой ступени, кратных 10 . Она содержит двоичные сумматоры 15 для сложения следующих величин: 1 тыс, 2, 4, 8, 16, 32, 64, 128, 256, 512 тыс. Наибольшее чис.ло, которое может получиться в результате суммирования, равно 1024 тыс. Оно раскладывается на 1024 тыс.-Iмлн. + 16 тыс. + 8 тыс. 20

Число 1 млн. поступает на элемент ИЛИ 5, а числа 16 тыс., 8 тыс. суммируются с полученными ранее результатами суммирования. В результате этого суммирования получаются веса

1 тыс., 2, 8, 16, 32, 64, 128, 256, 512 тыс., ко- 25 торые поступают на матричный сумматор 4 второй ступени, осуществляющий преобразование весов двоичных разрядов в двоично-десятичный код.

Преобразование аналогично описанному для 50 первой ступени, только веса преобразуемых разрядов увеличиваются в 10 раз (512, 256, 12

128 тыс. вместо 512, 256, 128 соответственно).

На выходе матричного сумматора 4 второй ступени формируются сигналы (2, 2, 2 ) З5

103 (2o 21 22) 104 (2o 21 22) ° 10$

В преобразователе-прототипе для n = 30 необходимо " = 9 ярусов преобразова3 ния, содержащих (и- 3) + (n — 6) + (n — 9) +

+ (n — 12) + (и-15) + (n — 18) + (n — 21) +

+ (и — 24) + (n-27) = 135 сумматоров по модулю десять.

В предлагаемом преобразователе для n=30 необходимо три ступени преобразования, содер45 жащие 45 четырехраэрядных двоичных сумматоров и 12х3 = 36 сумматоров по модулю десять. Так как десятичный:сумматор на микросхемах серии 133 содержит 2,5 корпуса, а двоичный четырехразрядный сумматор — 1 корпус, предлагаемый преобразователь позволяет сни- 5

50 зить аппаратурные затраты нриблиэительно в

2,5 раза.

Формула изобретения

Преобразователь двоичного кода s двоично.

55 десятичный, содержащий объединенные в сту пень преобразования двоичные сумматоры и последовательно соединенные сумматоры по модулю десять, образующие два яруса, причем первая группа входов двоичных сумматоров соединена с информационными входами преобразователя, отличающийся тем, что, с целью уменьшения затрат аппаратуры, он содержит элемент ИЛИ и ) n/10(ступеней преобразования, где n — число разрядов двоичного кода, в .каждую из которых введен формирователь переноса, причем выходы разрядов двоичных сумматоров, кроме двоичного сумматора последней ступени, вес которых кратен 2" 10 где а — номер ступени, а = 1 j — ), соединеи ны с второй группой входов двоичного сумматора (а+1)-ой ступени, все выходы разрядов двоичного сумматора, за исключением двух старших разрядов, имеющие вес 2 10 О (k =

= 1 — 10), соединены с первыми входами соответствующих сумматоров по модулю десять первого яруса а-ой ступени, а два выхода старших разряк дов, имеющие вес 2 10, соединены соответственно с вторым и третьим входами сумматора по молулю десять старшего разряда первого яруса а-ой ступени, первые выходы всех сумматоров по модулю десять первого яруса каждой ступени, за исключением сумматоров по модулю десять двух старших разрядов, соединены с первыми входами соответствующих сумматоров по модулю десять второго яруса, первые выходы трех сумматоров по модулю десять второго яруса а-ой ступени соединены с входами формирователя переноса соответствующей ступени, первые выходы сумматоров по модулю десять двух старших разрядов первого яруса соединены соответственно с вторым и третьим входами сумматора по модулю десять старшего разряда второго яруса, первый выход формирователя переноса а-ой ступени соединен с входом двоичного сумматора (а+1)-ой ступейи, первый и второй входы элемента ИЛИ соединены с выходами формирователя переноса и довичного сумматора (Д. )-ой ступени соответственно, вы. ход элемента ИЛИ и выходы сумматоров по модулю десять младших разрядов обоих ярусов, а также вторые, третьи и четвертые выходы формирователей переноса всех ступеней являются выходами преобразователя.

Источники информации, принятые во внимание при экспертизе

1. Патент США У 3638002, кл. 235-155, опублик. 1975.

2, Заявка И 2505621/18-24, кл. G 06 F 5/02, 1977, по которой принято положительное решение.

771659

Редактор Т. Н)рчикова

Составитель М. Аршавский

Техред Т, Маточка

Заказ 6699/61 Тираж 751

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Корректор М. 11ароши

Подписное