Устройство для контроля больших интегральных схем (бис)

Устройство для контроля больших интегральных схем (бис)

Иллюстрации

Показать все

Реферат

 

(2!) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БОЛЬШИХ

ИНТЕГРАЛЬНЫХ СХЕМ (БИС) .Изобретение относится, к контрольно-измерительной технике и может быть использовано при контроле БИС.

Известно устройство контроля БИС, содержащее ЭВИ, измерители параметров, блоки контроля, источник питания, блок контактирования к БИС, коммутатор и блок управления D3.

Недостатком известного устройства является значительное время контроля о при подаче на БИС большого количества комбинаций входных кодов.

Наиболее близким к изобретению ло технической сущности является устройство, содержащее ЭВИ, соединенную

15 с накопителем и блоком управления, выход которого последовательно соединен с блоком управления памятью, с блоком памяти, с блоком формирова-. ния входных сигналов, с блоком контактирования для включения контролируемой БИС и с компаратором ожидаемой информации L2).

Недостатком этого устройства является значительное время контроля при необходимости подачи на БИС большого количества входных кодовых воздействий, которое требуется для контроля

БИС микропроцессорного набора °

Цель изобретения - сокращения времени контроля.

Цель достигается тем, что в устройстве, содержащем ЭВИ, соединенную, с накопителем и блоком управления, блок памяти, управляющий вход которого соединен через блок управления памятью с блоком управления, а выходы соединены с соответствующими входами блока формирования входных сигналов и компаратором, выход и вход которых соединены с соответствующим входом и выходом контактного блока для включения контролируемой БИС, а также с блоком управления, введены дополнительный блок памяти и элемент ИЛИ, причем первые сигнальные входы элемента ИЛИ соединены с выхо3 918904 дом дополнительного блока памяти, вторые сигнальные входы - с адресными выходами блока управления памятью, а выходы соединены с адресными входами блока памяти, управляющие входы элемента ИЛИ, адресные и управляющие входы дополнительного блока памяти соединены с соответствующими выходами блока управления памятью.

На чертеже представлена функцио- 1в нальная схема устройства.

Устройство содержит ЭВМ 1, накопитель 2, блок 3 управления, блок 4 управления памятью, дополнительный блок 5 памяти, элемент 6 ИЛИ,.блок д

7 памяти, блок 8 формирования вход, ных сигналов, компаратор 9, контактный блок 10 для включения контроли- руемой БИС.

Устройство работ т следущим б- 20 разом.

Перед проверкой испытуемой БИС из накопителя 2 посредством ЭВМ 1, блока 3 управления и блока 4 управления памятью в блок 7 памяти зано сится минимальный набор команд-кодовых последовательностей, необходимых для проведения полного цикла контроля данной БИС, а в дополнительный блок 5 памяти - последовательность адресов этих команд для осуществления циклов проверки. При этом, загрузка информации из накопителя 2 в память блоков 5 и 7 осуществляется адресным счетчиком и дешифратором команд блока 4 управления зз памятью. Дешифратор команд распределяет информацию между блоками 5 и

7 памяти. 8 блок 7 памяти информация заносится посредством адресного счетно чика блока 4 управления памятью через многоразрядный элемент 6 ИЛИ.

Последний открывается сигналами с блока 4 управления памятью, разрешающими прохождения сигналов адресного счетчика блока 4 управления паб5 мятью во время загрузки информации в блок 7 памяти.

Затем проверяемая БИС устанавливается в контактный блок 10 ° По командам с блока 4 управления памятью из дополнительного блока 5 памяти в блок 7 памяти через многоразрядный элемент б ИЛИ передается адресная информация, которая выводит информацию иэ блока 7 памяти в виде кодовой последовательности, затем она (информация) подается на блок 8 формирования входных сигналов и компаратора

9. Блок 8 формирования входных сигналов вырабатывает необходимые логические уровни, которые подаются на входы контролируемой БИС;

Выходные сигналы БИС (реально получаемая информация - отклик схемы на сигналы воздействия) сравниваются с ожидаемой информацией в компараторе 9. При одинаковой информации

БИС считается годной, а при разнойбракованной. При этом, компаратор 9 вырабатывает для блока 2 управления сигнал, по получении которого блок

3 управления останавливает измерения и сигнализирует о наличии брака.

В случае, если один иэ несколько выводов контролируемой БИС являются входами и выходами, по окончании процесса занесения информации {"запись") осуществляется перевод блока формирования входных сигналов 8 в третье состояние. Программирование третьего состояния (номера такта и фазы включения)также осуществляется внутри цикла проверки беэ обращения к пос-, тоянцой памяти накопителя. Таким образом, в режиме записи информации в контролируемую БИС управление блоками

5 и 7 памяти осуществляется адресным счетчиком и дешифратором команд блока 4 управления памятью, причем блок

7 памяти управляется через многораз" рядный элемент 6 ИЛИ. В режиме считывания информации (проверка БИС)дополнительный блок 5 памяти управляется адресным счетчиком блока 4 управпения памятью, а блок 7 памяти через многоразрядную схему ИЛИ " блоком 5 памяти, являющимся адресным устройст-. вом для блока 7 памяти.

Сокращение времени контроля в предлагаемом устройстве без прямого увеличения обьема памяти осуществляется благодаря введению блока 5 памяти и элемента 6 ИЛИ, если число различных входных воздействий, подаваемых на контролируемую БИС, ограничено, а количество их комбинаций значительно.

Это дает возможность в блок 7 памяти записать минимальное число расличных кодовых последовательностей, необходимых для контроля БИС, а в дополнительный блок 5 памяти - адреса вышеназванных последовательностей.

Благодаря введению многоразрядного элемента схемы ИЛИ обеспечивается рациональное использование памяти устройства, а также повышение ее емкости без прямого увеличения обьема.

Формула изобретения!

Составитель В.Гусев

Редактор Н.Гунько Техред М. Тепер КорРектоР М.Демчик

Заказ 2132/29 Тираж 719 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, W-35, Раушская наб., д. 4/5Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

5 9189

Уменьше ие времени контроля дьстигается за счет сокращения количества обраще, ий ЭВМ 1 к накопителям 2.

Устройство для контроля больших интегральных схем (БИС), содержащее

3ВМ, соединенную с накопителем и бло-<В ком управления, блок памяти, управляющий вход которого соединен через блок управления памятью с блоком управления, а выходы соединены с соответствующими входами блока формирования входных сигналов и компа" ратором, выход и вход которых соединены с соответствующим входом и выходом контактного блока для включения контролируемой БИС, а также с и блоком управления, о т л и ч а ю - . щ е е с я тем, что, с целью умень04 6 шения времени контроля, в него введены дополнит льный блок памяти и элемент ИЛИ, причем первые сигнальные входы элемента ИЛИ соединены с выходом дополнительного блока памяти,, вторые сигнальные входы - с адресными выходами блока управления памятью, а выходы соединены с адресными входами блока памяти, управляющие входы элемента ИЛИ, адресные и управляющие входы дополнительного блока памяти соединены с соответствующими выходами блока управления памятью.

ИстОчники информации принятые во внимание при экспертизе

1. Патент Великобритании Н 2005848, кл. G 01: R 31/00, 1979.

2. Техническое описание. "Испытательная система для функциональной проверки БИС". Фирма "Такеда Рикел".

Япония (прототип).