Сумматор последовательного действия

Сумматор последовательного действия

Иллюстрации

Показать все

Реферат

 

О П И С А Н И Е ()920710

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советски к

Социапистичесиих

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 18. 07. 80 (21) 296134у18-14 с присоединением заявкй РЙ (23) Приоритет

Опубликовано 15. 04. 82. Бюллетень № 14 (5l)M, Кл

6 06 F 7/50

Гавудврстекнный камитет

СССР нв делам нзебретеиий н открытий (53) УДК 681.325.

5 (088,8) Дата опубликования описания 15,04.82

A.Ì . Романкевич, В .А .Остафин и М .Г .Лукашевич (72) Авторы изобретения

Киевский ордена Ленина политехнический институт им.50-летия Великой Октябрьской социалистической революции (7l ) Заявитель (54) СУММАТОР ПОСЛЕДОВАТЕЛЬНОГО ДЕЙСТВИЯ

Изобретение относится к вычислительной технике и может быть использовано в арифметических устдойствах

ЭВМ и устройствах обработки цифровой информации.

Известен сумматор последовательного действия, состоящий из двух комбинационных полусумматоров, двух элементов задержки и трех элементов И (1).

Недостатком его является большой объем оборудования.

Известен также сумматор последовательного действия, содержащий два комбинационных полусумматора, элемент задержки, элемент И и элемент

ИЛИ (21, Недостатками его являются большой объем оборудования и низкое быстродействие, так как длительность одно-го такта сложения в нем определяется временем прохождения сигнала через четыре уровня логических схем и линию задержки.

Чель изобретения — изменение

:аппаратурных затрат и повышение быстродействия сумматора.

Указанная цель достигается тем, что сумматор последовательного действия, содержащий элемент задержки и пслусумматор, входы которого соединены со входами сумматора, содержит также элемент ИЛИ-НЕ и сумматор по модулю два, а элемент задержки выполнен в виде () -триггера, причем выход переноса полусумматора подключен к информационному входу 0-триггера, вход синхронизации которого соединен с выходом элемента ИЛИ-НЕ гервый вход которого соединен с шиной тактовых сигналов сумматора, а второй вход подключен к выходу суммы

20 полусумматора и соединен а первым вхо дом сумматора по модулю два, второй вход которого соединен с выходом

Р-триггера, а выход — с выходом сум.матора.

Формула изобретения

Составитель А.Степанов

Редактор Л.Авраменко Техред А.Ач Корректор C.Øåêìàð

Заказ 2343/55 Тираж 732 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

3 920 1

На чертеже приведена функциональная схема сумматора последовательного действия. Сумматор содержит полусумматор 1,, 0 -триггер 2, элемент

ИЛИ-HE 3 и сумматор 4 по модулю два.

Один из входов элемента 3 соединен с шиной 5 тактовых сигналов.

Работает устройство следующим образом, Триггер 2 перед началом работы t0 устанавливается в состояние "О".

В каждом такте суммирования на информационные входы сумматора посту.пают одноименные разряды двоичных кодов слагаемых. С выхода переноса полусумматора 1 на информационный вход триггера 2 поступает сигнал переноса в следующий разряд. Если на вход сумматора поданы одинаковые значения разрядов слагаемых (ОО

20 или 11), то сигнал на выходе суммы ! полусумматора11 разрешит прохождение тактового импульса через элемент ИЛИ-HE 3 на тактовый вход триггера 2, который осуществит запись значения переноса в триггер. Если значения разрядов слагаемых различны триггер 2 сохраняет предыдущее состояние, На выход сумматора поступает сумма по модулю два, значения поразрядной суммы и переноса, полученного в предыдущем разряде.

В последнем (П +1) -ом такте работы сумматора (n - число разрядов кодов слагаемых) на его информационные вхо35 ды поступают нулевые коды, а на выход сумматора поступает сигнал, соответствующий состоянию триггера 2.

Сумматор последовательного действия, содержащий элемент задержки и полусумматор, входы которого соединены с входами сумматора, о т л и ч аю шийся тем, что, с целью сокращения аппаратурных затрат и повышения быстродействия, он содержит элемент ИЛИ-HE и сумматор по модулю два, а элемент задержки выполнен в виде

0 -триггера, причем выход переноса полусумматора подключен к информационному входу О-триггера, вход синхронизации которого соединен с выходом элемента ИЛИ-НЕ, первый вход которого соединен с шиной тактовых сигналов сумматора, а второй вход подключен к выходу суммы полусумматора и соединен с первым входом сумматора по модулю два, второй вход которого соединен с выходом ) -триггера, а выход — с выходом сумматора, Источники информации, принятые во внимание при экспертизе

1, Шигин А.Г. Цифровые вычислительные машины (элементы и узлы). М., нЗнергия", 1971, с. 214, рис,9-22.

2. Папернов А.A. Логические основы цифровой вычислительной техники.

И,, "Советское радио", 1972, с, 148, рис.2 (прототип).