Преобразователь двоичного кода в позиционный код со смешанным основанием

Преобразователь двоичного кода в позиционный код со смешанным основанием

Иллюстрации

Показать все

Реферат

 

Союз Советсиик

Социалистическик

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

< >945860 (61) Дополнительное к авт. свнд-ву(22)Заявлено 02.12.80 (21) 3211760/18-24 с присоединением заявки М (23 } Приоритет (51) М. Кл.

G 06 F 5/02

9кудаустиеыб кшввтет

CCCP вв дмаи «зобретвей в юткуытвй

Опубликовано 23.07.82. Бюллетень М 27 (53) УДК 681,325 (088.8) Дата опубликования описания 25.07.82 р скаленко

l0.М. Баженов, Г.В. Кремеэ, В.В. Роздоб и А.В. Фомин (72) Авторй изобретения

KHйк f

ЫА

j (Vl) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА

В ПОЗИЦИОННЫЙ КОД СО CMElllAHHHH

ОСНОВАНИЕМ

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении преобразователей в специализированных вычислительных машинах, Известен преобразователь двоичного кода в код с основаниями, равными числам Фибоначчи, содержащий сдвиговый регистр, два сумматора, два регистра, блок управления и элемент И (13

Недостаток известного преобразователя состоит в ни эком быстродейст вии, Наиболее близким к предлагаемому по технической сущности и схемному построению является преобразователь двоичного кода в позиционный код со смешанным основанием, содержащий сдвиговый регистр, блок управления, генератор импульсов, формирователь экви- щ валентов и вычитатель 2).

Недостаток известного преобразователя.состоит в относительно низком быстродействии и невозможности преоб" разования двоичного кода в позиционный код с весами, равными числам Фибоначчи.

Целью изобретения является повышение быстродействия и расширения функциональных возможностей, заключающе" еся в,преобразовании двоичного кода в позиционный код с основаниями, равными числам Фибоначчи.

Поставленная цель достигается тем, что в преобразователь двоичного кода в позиционный код со смешанным основанием, содержащий сдвиговый регистр, блок управления, генератор импульсов, формирователь эквивалентов и вычитатель, первый информационный вход которого соединен с первым информацион" ным выходом формирователя эквивален- . тов, второй информационный вход вычитателя является информационным входом преобразователя, синхровход сдвигово" го регистра соединен с тактовым выходом блока управления, тактовый вход которого соединен с выходом генератоg 4g86o а задержки первой группы является выле- ходом разрешения сдвига формировате= и ля эквивалентов, выходы первого и второго элементов задержки второй груп" пы соединены соответственно с вторым ст- входом второго элемента ИЛИ и первыми ны входами элементов И шестой группы, первый вход третьего элемента ИЛИ является первым управляющим входом форт- 10 мирователя эквивалентов и соединен с вторыми входами элементов И третьей хо- группы, выходы которых являются инфород мационными выходами формирователя экс вивалентов, второй вход первого элеод- 5 мента ИЛИ является вторым управляющим щие входом формирователя эквивалентов и ен« соединен с входом первого элемента задержки второй группы, и через элемент задержки соединен с первыми sxogp дами элементов И седьмой группы, тре ий управляющий вход Формирователя о- вквивалентов соединен с вторым входом третьего элемента ИЛИ, выход которои- го соединен с входом первого элемента

NE,z5 задержки первой группы, входом обнуер- ления второго регистра и вторыми вхог дами элементов И второй группы, выхо« ды элементов И первой, второй и седьмой групп соединены соответственно зр с первым, вторым и третьим информациго онными входами вычитателя, выходы Ко» торого соединены с вторыми входами о- элементов И четвертой группы, выходы о которых сеединены с. входами второго ен- регистра, выходы второго, третьего и е ет- четвертого регистров соединены соотк- ветственно с вторыми входами элементов И пятой, шестой и седьмой групп, 55

3 ра импульсов, введены шифратор выхо ного. кода, первая и вторая группы э ментов И и схема сравнения, первая вторая группы информационных входов которой соединены с выходами элемен тов И первой и второй групп соответ венно, первые входы которых соедине с разрядными выходами сдвигового ре гистра, а вторые входы элементов И первой и второй групп соединены соо ветственно с разрядными выходами вы читателя и вторым информационным вы дам формирователя эквивалентов, вых позиционного кода которого соединен информационным входом шифратора вых ого кода, первый и второй управляю входы которого соединены соответств но с выходами БОЛЬШЕ и РАВНО схемы сравнения,.управляющий вход которой соединен с выходом старшего разряда сдвигового регистра, вход сброса ко торого соединен с выходом сброса бл

ka управления, первый, второй и тре тий управляющие входы которого соед нены соответственно с выходами БОЛЬ

РАВНО, ИЕНЬВЕ схемы сравнения и. с и вым, вторым и третьим управляющими входами формирователя эквивалентов, выход разрешения сдвига которого со единен с входом разрешения сдвига блока управления, вход пуска которо является входом пуска преобразовате ля, информационный выход которого с единен с выходом шифратора выходног кода, первый и второй входы эквивал тов преобразователя соединены соотв ственно с первым и вторым входами э вивалентов формирователя эквивалентов, и тем, что в нем Формирователь эквивалентов содержит четыре регистра, о вычитатель, семь групп элементов И, три элемента ИЛИ, элемент задержки, две группы последовательно соединенных элементов задержки из шести и двух элементов задержки соответственно и дешифратор, входы которого соединены с выходами первого регистра, являющимися информационным выходом формирователя эквивалентов, и первыми входами элементов И первой, второй и третьей групп, выходы с первого по пятый элементов задержки первой группы соединены соответственно с первыми входами элементов И четвертой группы, первым входом первого элемента ИЛИ, вторыми входами элементов И первой группы, первым входом второго элемента ИЛИ, первыми входами элементов И пятой группы, выход шестого элемента выходы второго и первого элементов ИЛИ соединены cooTветственно с входами обнуления вычитателя и первого регистра, первый и второй информацион" ные входы которого соединены соответственно с выходами элементов И пятой и шестой групп, входы третьего и четv вертого регистров являются информационным входом формирователя эквивалентов, третий информационный вход первого регистра и информационный вход третьего регистра являются первым входом эквивалента формирователя эквивалентов, четвертый информационный вход вычитателя является вторым входом эквивалента формирователя эквивалентов, а также тем, что в нем блок управления содержит два элемента ИЛИ, триггер и элемент И, первый вход которого является тактовым входом блока управления, выходом которого являет5 945860 6 ся выход элемента И, второй вход ко- ливается в единичное состояние, сигторого соединен с единичным выходом нал с генератора 1 импульсов через триггера, единичный и нулевой входы элемент И 10 проходит на сдвиговый которого соединены соответственно с регистр 3 и устанавливает старший развыходами первого и второго элемен- ряд регистра в "1.". В результате это1 тов ИЛИ, первый и второй входы перво- го старшие разряды преобразуемого .го элемента ИЛИ являются соответст- . числа и фибоначчиевого эквивалента венно входами разрешения сдвига и на- через группы элементы И 7 и 8 посту" чала преобразования блока управления, пают в схему 9 сравнения на парафазпервый, второй и третий входы второ- to ные входы триггеров 47 и 48 и устаго элемента ИЛИ являются соответствен. навливают их в "1" или "0". В качестно первым, вторым и третьим управля- ве триггеров 47 и 48 могут быть ис кицими входами блока управления. пользованы триггеры RS-типа. Если

На чертеже представлена структур- триггер 47 в единичном состоянии, а ная схема предлагаемого преобразова- ts триггер 48 в нулевом состоянии, т.е. преобразуемое число больше фибонач.Она содержит генератор 1. импуль- чиевого веса старшего разряда, то сов, блок 2 управления, сдвиговый ре" сигнал с выхода элемента И 50 через гистр 3, формирователь 4 эквивалентов, элементы ИЛИ 30 и 39 поступает в форшифратор 5 выходного кода, вычита- m мирователь 4 эквивалентов и на шифтель 6, группы элементов И 7 и 8, схе- ратор 5, а также в блок управления 2. му 9 сравнения. В результате триггер 11 через элеБлок 2 управления, предназначенный мент ИЛИ 13 устанавливается в "0" для управления работой регистра 3, и тем самым препятствует поступле" состоит из элемента И 10, триггера 11д нию импульсов с генератора на сдвигодвух элементов ИЛИ 12 и 13. Формиро- вый регистр 3, а сам сдвиговый регистр атель эквивалентов 4, предназначенный обнуляется в старший разряд регистля формирования весов разрядов фибо-. ра 40 через группу элементов И 41 наччиевой системы счисления, содержит с выхода дешифратора 38, на вход коэлементы задержки 14-22, группы эле- зв торого с регистра 35 поступает код ментов И 23-29, три элемента ИЛИ 30- . фибоначчиевого веса старшего разря32, четыре регистра 33-36, вычита" да, заносится "1". Одновременно с тель 37, дешифратор 38. Элементы за- этим фибоначчиевый вес 1"го разряда держки сгруппированы в первую группу (старшего) через группу элементов И 28 из шести последовательно соединенных поступает с выхода регистра 35 в выэлементов 14»i7, 19 и 21 задержки, читатель 6, где происходит образовавторую группу последовательно. ооеди- ние остатка, а через группу элеменненных элементов 18 и 22 задержки и тов И 29 в вычитатель 37 для образоэлемент 20 задержки, шифратор 5 вы- вания фибоначчиевого веса следующеходного кода состоит из элемента ИЛИ 39, щ ro (i = l) разряда. Согласно алгоритрегистра 40 и группы элементов И 41. му образования весов в фибоначчиевой

Схема 9 сравнения, предназначен" системе счисЛения, вес (i = 1) разная для сравнения фибоначчиевого эк- ряда q = q " q . Этим же сигналом вивалента и остатка, состоит из эле- .производится обнуление регистра 36, ментов И 42-44, двух элементов НЕ 45 „ на который через группу элементов И 27 .и 46, двух триггеров 47 и 48, элемен- заносится код фибоначчиевого веса та ИЛИ 49 и элемента И 50. ц „:.После этого через элемент ИЛИ 32

Преобразователь работает следую- происходит обнуление вычитателя 37 и щим образом. на него через rpynny элементов И 25 дварительно На вычитатель

° у :капливающего типа заносится преобра- ле чего через элемент ИЛИ 31 происхозуемое число, на регистры 34 и 35 за- дит обнуление регистра 35 и запись носится вес старшего фибоначчиевого в него через группу элементов И 24 разряда q. и на вычитатель 37 и ре- фибоначчиевого веса ц1 „, затем через гистр 33 - вес q. фибоначчиевого элемент ИЛИ 12 происходит установка

1+1 " 5S разряда. Остальные регистры находят- триггера 11 в "1" и очередной импульс ся в нулевом состоянии . При поступ- с генератора проходит на регистр 3 пении сигнала начала преобразования и устанавливает в "1" старший разряд

1 на элемент ИЛИ 12 триггер 11 устанав- после чего ясе повторяется. Если тригФормула изобретения

9458

rep 47 находйтся в нулевом состоянии, а триггер 48 в единичном состоянии, т.е. преобразуемое число (или остаток) меньше Фибоначчиевого эквивалента, то сигнал через элемент И 44 поступает. в формирователь эквивалентов 4 для образования следующего младшего фибоначчиевого веса. Одновременно сигнал поступает в блок управления, где устанавливает в "0" регистр 36 и блокирует прохождение импульсов генератора 1. Если при сравнении одно" именных разрядов остатка и фибоначчиевого эквивалента триггеры 47 и 48 находятся в одинаковом состоянии, 15 т.е. оба. или в "0" или в "1", то через время, необходимое для установки в

"О" триггера, очередной импульс с ге" нератора производит сдвиг единицы в регистре 3, и таким образом происхо- ро дит сравнение следующих младших разрядов. При сравнении последних младших разрядов сигнал с выхода сдвигового регистра через элементы И 42 или 43, в зависимости от того,-в ка- 25 ком состоянии находятся триггеры 47 и 48 и элемент ИЛИ 49, поступает одновременно в шифратор 5 выходного кода для записи "1" в соответствую" щий разряд регистра 40, в результате чего на выходе регистра получаем фибонэччиевый код, в формирователь эквивалентов - для сброса в "О" регистра 35 и вычитателя 37 и установки в них через группы элементов И 23 и

26 начальных значений Фибоначчиевых весов q, и q. и в блок управления1 141 для обнуления сдвигового регистра и установки в "0" триггера 1! . В результате этого преобразователь при- в веден в исходное состояние и готов к преобразованию нового двоичного кода. Элементы задержки необходимы для синхронизации работы преобразователя, 4S

Таким образом, предлагаемый преоб+ разователь позволяет повысить скорость преобразования кодов из двоичной системы счисления в фибоначчиевую систе- о му счисления по сравнению с известным за счет совмещения во времени процесса формирования Фибоначчиевого веса

q. и значения i-го разряда фибоначчи1-1 евого кода, а также за счет использования классических двоичных вычитателей вместо фибоначчиевых сумматоров, быстродействие которых значительно ниже. бО 8

Так, максимальное время сложения двух кодов в двоичной системе счисленияСс,= (!+1)Тс, это же время в фибоначчйевой системе счисления „ = (j+ )%c где с - время сложения, нормальных кодов,, 111 СЛ

Отсюда для сорокаразрядных кодов максимальное время сложения в двоичной системе счисления при" близительно в 10 раз меньше, чем в фибоначчиевой системе счисления, Преииуществом предлагаемого преобразователя является также возиожность совмещения во времени процессов формирования веса о. и сравнения веса

q с преобразуемйм числом, причем сравнение происходит без восстановления остатка, что также повышает .скорость преобразования по сравнению с известным устройством.

1. Преобразователь двоичного кода в йозиционный код со смешанныи основанием, содержащий сдвиговый регистр, блок управления, генератор импульсов, формирователь эквивалентов и вычитатель, первый,инйормационный вход которого соединен с первыи информационным выходом формирователя эквивалентов, второй информационный вход вы" читателя является информационным.входом преобразователя, синхровход сдвигового регистра соединен с тактовыи выходом блока управления, тактовый вход. которого соединен с выходом генератора импульсов, о т л и ч а юю шийся тем, что, с целью повышения быстродействия и расширения функциональных возможностей, заключающегося в преобразовании двоичного кода в позиционный код с основаниями/, равными числам Фибоначчи, в него вве" дены шифратор выходного кода, первая и вторая группы элементов И и схема сравнения, первая и вторая группы информационных входов которой соединены с выходами элементов И пер— вой и второй групп соответственно, первые входы которых соединены с разрядными выходами сдвигового регистра, а вторые входы элементов И первой и второй групп соединены соотве?ственно с разрядными выходами вычитателя и вторым информационным выходом формирователя эквивалентов, выход пози9 9458 ционного кода которого соединен с йн формационным входом шифратора выходного кода, первый и второй управляющие входы которого соединены соответственно с выходами БОЛЬШЕ и РАВНО схемы сравнения, управляющий вход которой соединен с выходом старшего разряда сдвигового регистра, вход сброса которого соединен с выходом сброса блока управления, первый, вто- 10 рой и третий управляющие входы которого соединены соответственно с выходами БОЛЫЕ, РАВНО, HEHblilE схемы,сравнения и с первым, вторым и третьим ,управляющими входами Формирователя 15

Ьквивалентов, выход разрешения сдвига которого соединей с входом разрешения сдвига блока управления, вход пуска которого является входом Ilyc" ка преобразователя, информационный щ выход которого соединен с выходом шифратора выходного кода, первый и второй входы эквивалентов преобразователя соединены соответственно с первым и вторым входами эквивалентов фор- 25 мирователя эквивалентов. а

2. Преобразователь по и ° 1, о т -. л и ч а ю шийся тем, что в нем. формирователь эквивалентов содержит ЗО четыре регистра, вычитатель, семь групп элементов И, три элемента ИЛИ, .элемент задержки, две группы последовательно соединенных элементов задержки из шести ф1 двух элементов за- 55 держки соответственно и дешифратор, входы которого соединены с выходами первого регистра, являющимися информационным выходом формирователя эквивалентов и первыми входами элементов И,,щ первой, второй и третьей групп, выходы с первого по пятый элементов задержки первой группы соединены соот" ветственно с первыми входами элементов И четвертой группы, первым вхо 5 дом первого элемента ИЛИ, вторыми входами элементов И первой группы, первым входом второго элемента ИЛИ, первыми входами элементов И пятой группы, выход шестого элемента задержки первой группы является выходом разрешения сдвига Формирователя эквивалентов, выходы первого и второго элементов задеожки второй группы соединены соответственно с вторым входом второго элемента ИЛИ и пер"

55 выми входами элементов И шестой группы, первый вход третьего элемента ИЛИ является первым управляющим входом

1О

Формирователя эквивалентов и соединен с вторыми входами элементов И третьей группы, выходы которых являются информационными выходами формирователя эквивалентов, второй вход первого элемента ИЛИ является вторым управляющим входом Формирователя эквивалентов и соединен с входом первого элемента за" держки второй группы и через элемент задержки соединен с первыми входами элементов И седьмой группы, третий управляющий вход формирователя эквивален-. тов соединен с вторым входом третьего элемента ИЛИ, выход которого соединен с входом первого элемента задержки первой группы, входом обнуления второ

ro регистра и вторыми входами элементов И второй группы, выходы элемен" тов И первой, второй и седьмой групп соединены соответственно с первым, вторым и третьим информационными входами вычитателя,выходы которого соединены с вторыми входами, элементов И четвертой группы, выходы которых соединены с входами второго регистра, выходы второго, третьего и четвертого регистров соединены соответственно с вторыми входами элементов И пятой, шестой и седьмой групп, выходы второго и первого элементов ИЛИ соединены соответственно с входами обнуления вычитателя и первого регистра, первый и второй информационные входы которого соединены соответственно с выходами элементов И пятой и шестой rpynn,âxîpv vpe sего четвертого регистров являются информационным входом формирователя эквивалентов, третий инфор" мационный вход первого регистра и информационный вход третьего регистра являются первым входом эквивалента формирователя эквивалентов, четвертый информационный вход вычитателя является вторым входом эквивалента формирователя эквивалентов, 3. Преобразователь по пи. 1 и 2, отличающийся тем, что, в нем блок управления содержит два элемента ИЛИ, триггер и элемент И,, первый вход которого является тактовым входом блока управления, выходом которого является выход элемента И, второй вход которого соединен с единичным выходом триггера, единичный и нулевой входы которого соединены соответственно с выходами первого

1 второго элементов ИЛИ первый и второй входы первого элемента ИЛИ яв945860

8НИИПИ Заказ 5332/68 Тираж 731 Подписное филиал ППП "Патент", г. Ужгород, ул. Проектная, ляются соответственно входами разре-шения сдвига и начала преобразования блока управления, первый, второй и третий входы второго элемента ИЛИ .являются соответственно первым, вторым и третьим управляющими входами блока управления.

Источники информации, принятые во внимание при экспертизе. 1. Авторское свидетельство СССР

Н 662933, кл. G 06 F 5/02, 1976.

2. Авторское свидетельство СССР 720424, кл. G 06 F 5/02, 1975 (прототип).