Логическое запоминающее устройство

Логическое запоминающее устройство

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик о>960954 с

1(61) Дополнительное к авт. свид-ву (22) Заявлено 290 181 (21), 3266386/18-24

Р1 М К з с присоединением заявки ¹â€”

G 11 С 15/00

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 230982.. Бюллетень ¹ 35 (53) УДК 681.327 (088 ° 8) Дата опубликования описания 2309.82 (72) Авторы изобретения ч.

Г.И. Кукулиев, Т.3. Темирханов, И.Г. Гафуров-и И.A. Айдемиров

Дагестанский государственный университетим, В.И. Ленина и Дагестанский политехнический институт. (71) Заявители (54) ЛОГИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к запоминающим устройствам.

Известно устройство, содержащее блоки памяти, адресные входы которых подключены к регистру адреса, информационные входы через последовательно соединенные элементы И и ИЛИ второй группы — к выходам первых и вторых элементов И третьей группы, дополнительный регистр слова и дополнительные элементы НЕ, входы которых подключены к выходам дополнительного регистра слова и информационньм входам первых элементов И третьей группы, а выходы — к инфор-мационньм входам вторых элементов И .третьей группы (1).

Недостатком этого устройства является его сложность.

Наиболее близким техническим решением к изобретению является логическое запоминающее устройство, содержащее накопители, дешифраторы адреса, регистр адреса, первый и второй регистры слова, первую группу элементов И и элементы ИЛИ, причем адресные входы дешифраторов. адреса подключены к регистру адреса, а вы-. ходы - к входам накопителей, первые входы элементов И первой группы подключены соответственно к шинам управления, вторые входы — к выходам второго регистра слова, а выходы— к входам элементов ИЛИ.

Кроме того, оно содержит вторую и третью группу элементов И, при этом первые входы элементов И второй группы соединены с одной из шин управления, а выходы - к информационным входам накопителей, вторые входы одних из элементов И второй группы — к инверсным выходам первого регистра слова, прямые выходы накопителей соединены с первьми входами одних из элементов И третьей груп.пы, а инверсные выходы с первыми входами других элементов И третьей группы, выходы элементов ИЛИ подключены к вторьм входам элементов И третьей группы, выходы одних из которых соединены с входами установки 1 первого регистра слова, выходы других — с входами установки 0 первого регистра слова (2).

25 Недостаток известного устройства заключается в том, что для выполнения арифметических операций требуется относительно большое число обращений к накопителю, которое за30 висит от разрядности операндов и

960954 также от количества переносов (при сложении) и заемов (при вычитании), I за счет чего значительно снижается быстродействие устройства.

Целью изобретения является повышение быстродействия устройства путем обеспечения реализации за одно обращение к накопителю наряду с каждой из шестнадцати логических операций и арифметической операции сложения.

Поставленная цель достигается ,тем, что в логическое запоминающее устройством содержащее накопители, дешифратор адреса, регистр адреса, первый и второй регистры числа, группы элементов И и элементы ИЛИ, причем первые входы элементов И первой группы объединены и являются входом разрешения записи устройства, а выходы подключены к информационным входам накопителей, адресные входы которых соединены с выходами дешифратора адреса, входы которого подключены к выходам регистра адреса, вторые входы одних из элементов И первой группы соединены с прямыми выходами первого регистра числа, инверсные -выходы которого подключены к вторьм входам других элементов И первой группы, инверсные выходы накопителей соединены с первыми входами одних иэ элементов И второй группы, выходы которых подключены к входам установки в 1, первого регистра числа, входы установки в 0 которого соединены с выходами других элементов И второй группы, первые входы которых подключены к прямым выходам накопителей, вторые входы элементов И второй группы соединены с выходами элементов ИЛИ, введены формирователь сигналов переноса и третья группа элементов И, первые входы которых попарно объединены и являются одними из управляющих входов устройства, другим управляющим входом которого является первый вход формирователя сигналов переноса, второй вход которого подключен к прямым выходам накопителей, а третий вход — к прямому выходу второго регистра числа и вторым входам первого и четвертого элементов И третьей группы, вторые входы второго, третьего, пятого и шестого элементов И третьей группы соединены с инверсным выходом второго регистра числа, первые, вторые и третьи входы элементов ИЛИ под,ключены соответственно к выходам элементов И третьей группы, четвертый вход формирователя сигналов переноса соединен с третьими входами второго и пятого элементов И третьей группы и является прямым разрядным входом устройства, третьи входи

4 первого и четвертого элементов И третьей группы объединены и являются инверсным разрядным входом устройства, прямым и инверсным выходами которого являются соответственно первый и второй выходы формирователя сигналов переноса.

Кроме того, формирователь сигналов переноса содержит элементы И, элемент И-НЕ и элемент ИЛИ, выход

10 которого соединен с первыми входами первого элемента И и элемента И-НЕ, входы элемента ИЛИ подключены к выходам второго, третьего и четвертого ,элементов И, вторые входы первого

15 элемента И и элемента И-НЕ объединены и являются первым входом формирователя, а выходы — соответственно первым и вторым выходами формирователя, первые входы третьего и. четвертого элементов И объединены и являются вторым входом формирователя, первый вход второго элемента И и второй вход третьего элемента И объединены и являются третьим входом формирователя, четвертым входом которого являются объединенные вторые входы второго и четвертого элементов И.

На чертеже представлены функциональные схемы предложенного устройства и формирователя сигналов переноса.

Устройство содержит накопители 1 с прямым 2 и инверсными 3 выходами, дешифратор 4 адреса, регистр 5 адреса, первую группу элементов И 6 и

7, первый регистр 8 числа с входами

9 и 10, вторую группу элементов И 11, второй регистр 12 числа, элементы

ИЛИ 13.1 и 13.2, формирователь сигна40 лов переноса 14 и третью группу

Элементов И 15-20.

Формирователь сигHBJIoB переноса содержит первый элемент И 21 с выходом 22, элемент И-HE 23 и с вы45 ходом 24, элемент ИЛИ 25, второй 26, третий 27 и четвертый 28 элементы И.

Кроме того, устройство содержит вход 29 разрешения записи и управляющие входы 30 - 34 устройства, инверсный 35 и прямой 36 разрядные входы устройства.

Устройство работает следующим образом.

Анализ работы устройства можно провести, представляя его как элементарный автомат, функция переходов которого с учетом управляющих сигналов имеет вид

$ 8+<) -Ч" (Ц(Х П „V3 Ï) qЧГ4Х1)Ч

Ч 9 (О() Х Ц Ч1 Х П VtgX))p где qi (t+1) - состояние элемента памяти в момент времени (+1 );

960954

"3 х.

x.v y

x y

0 хл у х Фу х °

1 0

0 0

0 0

1 0

0 1 1 0

q --(t) - состояние элемента ria1 мяти в момент времени

П1 1 Г5(x <п> О) П х) Я) «)

- значение переноса при сложении (j-1) разряда; х.- j -й разряд двоичной переменной, записанной в регистре 12;

)-„у. у. д — управляющие сигналы на управляющих входах

30 " 34.

При этом на выходах 22 и 24 образуются соответственно сигналы переноса П. и П 1-ro разряда, причем на входы 36 и 35 подаются соответственно прямой и инверсный, сигналы переноса предыдущегб разряда.

Реализуемые таким элементарньи автоматом логические операции между переменной Х, записанной в регистре

12 и переменной У, записанной в выбранной ячейке накопителя 1, при раз личных его исходных состояниях и комбинациях управляющих сигналов, полученных из данного выражения, .приведены в таблице, где -.- сигнал на выходе элемента ИЛИ 13.1; Ксигнал на выходе элемента ИЛИ 13.2.

Работу устройства поясним на . примере реализации арифметической операции сложения между двойничными переменньзки Х, записанной в регистре 12, и Х, записанной в выбранной ячейке накопителей 1. Результат операции записывается -на место переменной Y.

Для этого, в течение тактового сигнала .необходимо на управляющих входах 31 и 33 и входе 29 установить нулевые значения сигналов, а на управляющих входах 30, 32 и 34 .единичные значения сигналов. После окончания переходных процессов в . целях образования сигналов переноса от П,(до П 1, длительность которых меньше длительности тактового сигнала, в зависимости от значения я. 4 3"

0 0 0 0 0 0 0

1 0 0 0 0 0

0 1 0 0 0 0

1 1 0 0 0 0

0 0 1 - 0 0 0 0

П. возбуждается сигнал на входе

36 при II> = 1, или входе П 35 при Ilj = О, который дает разрешЬние для прохождения на вход элемента ИЛИ 13.1 соответственно Х через элемент И 16 или Х через элемент

И 15, и на вход элемента ИЛИ 13.2 соответственно через элементы И 19 или 18. Перенос и инверсное значение переноса П . образуются соот10 ветственно на выходах 22 и 24 элемен1 тов И 21 и. И-HE 23, на входы которых поступает информация с выхода элемента ИЛИ 25 при единичном значении сигнала на управляющем входе 34.

15 Элементы И 26-28, в зависимости От состояния входов 36 и 35, а также значений Х, Х, У и Yf> обеспе.чивают формирование сигнала на выходе элемента ИЛИ 25. При наличии

2О единичного. сигнала на управляющем входе 34 на выходе элемента И 21 образуется значение функции Ilj

= Х)П „ Y„IIg„ Y X p а на выходе элемента Й-HE 23 инверсное значение этой функции. На выходах элементов

ИЛИ 13.1 и 13.2 формируется функция (Х ФП . ), которая, действуя на входы элементов И 11, совместно с сигналами на выходах 3 и 2 накопителя 1 формирует на выходах этих элементов

И 11 соответственно функции Y. (Õ.@Qg и Y- (Х ЭП,;,), которые при воздействии соответственно на входы 9 и 10 регистра 8 записывают в последний требуемую функцию (Х + Y). По окон-, чании тактового сигнала, в паузе, на вход 29 подается единичное разрешение сигнала, а на управляющие входы 30 - 34 - нулевые ° Это позволяет переписать содержимое.ре40 гистра В в выбранную ячейку накопителей 1.

Результат операции получается в выбранной ячейке накопителей 1 к на45 чалу следующего тактового сигнала.

Таким образом, операция выполняется за одно обращение к накопителям 1.

К Выполняемая ПФункция

960954

Продолжение таблицы з г4 г П

Выполняемая функция

О 1 х>

0 О х.

X л х h y

О х. х.

0 х3 х1 х . у

1 х.

О 1 х v y

О

О х 1 хлу ч у

О х. 1

О 1 1 х.@П. х.@П, х + у л х1 П1 1У чу)П1 „v

Формула изобретения

1 1 1 О О

О О 0 1 О

1 О О 1 0

О 1 О 1 О

1 1 О 1 О

О О 1 1 О

1 0 1 1 О

1 1 1 О

Х 1 1 1

2 0 1 О 1

Технико-экономическое преимущест. во предложенного устройства заключается в том, что оно позволяет выполнить за одно обращение к накопителю помимо всевозможных логических операций и арифметическую операцию 35 сложения, что повышает быстродействие устройства по сравнению с известным.

Логическое запоминающее устройство, содержащее накопители, дешифратор адреса, регистр адреса, первый и второй регистры числа, группы элементов И и элементы ИЛИ, причем первые входы элементов И первой группы объединены и являются входом разрешения записи устройства, а выходы подключены к информационным входам накопителей, адресные входы которых соединены с выходами дешифратора адреса, входы которого подключены к выходам регистра адреса, вторые входы одних из элементов И первой группы соединены с прямыми выходами первого регистра числа, инверсные выходы которого подключены к вторым входам других элементов И первой группы, инверсные выходы накопителей сое- 60 динены с первыми входами одних из элементов И второй группы, выходы которых подключены к входам установки в 1 первого регистра, числа, входы установки в О которого 65 соединены с выходами других элементов И второй группы, первые входы которых подключены к прямым выходам накопителей, вторые входы элементов И второй группы соединены с вы-; ходами элементов ИЛИ, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия устройства, в него введены формирователь сигналов переноса и третья группа элементов

И, первые входы которых попарно объединены и являются одними из управляющих входов устройства, другим управляющим входом которого является первый вход формирователя сигналов переноса, второй вход которого подключен к прямым выходам накопителей, а третий вход — к прямому выходу второго регистра числа и вторым входам первого и четвертого элементов

И третьей группы, вторые входы второго, третьего, пятого и шестого элементов И третьей группы соединены с инверсным выходом второго регистра числа, первые, вторые и третьи входы элементов ИЛИ подключены соответственно к выходам элементов И третьей группы, четвертый вход формирователя сигналов переноса соединен с третьими входами второго и пятого элементов И третьей группы и является пря В мым разрядным входом устройства, третьи входы первого и четвертого элементов И третьей группы объединены и являются инверсным разрядным вхоцом устройства, прямым и инверсным выходами которого являются соот960954

ВНИИПИ Заказ 7298/66 Тираж 622 Подписное

Филиал ППП "Патент", г. Ужгород, ул.Проектная,4 ветственно первый и второй выходы формирователя сигналов переноса. .2. Устройство пс п. 1, о т л ич а ю щ е е с я тем, что формиро« ватель сигналов переноса содержит элементы И, элемент И-НЕ и элемент

ИЛИ, выход которого соединен с первыми входами первого элемента И и элемента И-НЕ, входы элемента ИЛИ подключены к выходам второго, третьего и четвертого элементов И, вторые входы первого элемента И и элемента Я-НЕ объединены и являются первым входом формирователя, а выходы - соответственно первым и вторым выходами формирователя, первые входы третьего и четвертого элементов И объединены и являются вторым входом формирователя, первый вход второго элемента И и второй вход третьего элемента И объединены и являются третьим входом формировате5 ля, четвертым входом которого являются объединенные вторые входы второго и четвертого элементов И.

Источники информации, 10 принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 501421, кл. С 11 С 15/00, 1974.

2. Авторское свидетельство СССР по заявке М 2685696/18-24, кл. С ll С 15/00, 1979 (прототип) .