Устройство для вычисления произведения векторов (его варианты)

Устройство для вычисления произведения векторов (его варианты)

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при построении высокопроизводительных конвейерных вычислительных средств, выполненных.на узлах с большой степенью интеграции. Целью изобретения является уменьшение аппаратурных затрат при вычислении скалярного произведения векторов и уменьшение аппаратурных затрат и увеличение быстродействия при вычислении поэлементного произведения векторов. Для этого в устройство , содержащее матрицу вычислительных элементов, два регистра операндов , две группы элементов И-НЕ, накапливающий сумматор, по первому варианту дополнительно вводятся элемент НЕ, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, группа управляющих элементов и группа дополнительных регистров, а по второму варианту вводятся блок распространения переносов, элемент НЕ, два элемента;ИСКЛЮЧАЮЩЕЕ 1ШИ, группа управляющих элементов и группа дополнительных регистров. 2 с.п.ф-лы, 3 з.п. ф-лы, 7 ил, 1 табл. § (Л ГС 00 о со 00 со

СОЮЗ СОВЕТСКИХ соцИАлистичесних

РШ1УБЛИК (504 С06 Р 15 34

ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

AO ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTWI (21) 3715498/24-24 (22) 03.02.84 (46) 30.12.86. Бюл. М - 48 (72) Ю.А.Аверкин, А.А.Цимбал, В.П.Денисенко, Г.M.Ëóöêèé, А.Н.Долголенко и А.Г.Засыпкин (53) 681 . 3 (088. 8) (56) Авторское свидетельство СССР

Ф 561963, кл. G 06 F 7/52, 1978.

Авторское свидетельство СССР

Ф 905814, кл. G 06 F 7/52, 1981. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ПРОИЗВЕДЕНИЯ ВЕКТОРОВ (ЕГО ВАРИАНТЫ) (57) Изобретение относится к вычислительной технике и может быть использовано при построении высокопроизводительных конвейерных вычислительных средств, выполненных на узлах с большой степенью интеграции.

Целью изобретения является уменьшеÄÄSUÄÄ 1280389 A 1 ние аппаратурных затрат при вычислении скалярного произведения векторов и уменьшение аппаратурных затрат и увеличение быстродействия при вычислении поэлементного произведения векторов. Для этого в устройство, содержащее матрицу вычислительных элементов, два регистра операндов, две группы элементов И-НЕ, накапливающий сумматор, по первому варианту дополнительно вводятся элемент НЕ, два элемента ИСКЛ!ОЧАЮЩЕЕ

ИЛИ, группа управляющих элементов и группа дополнительных регистров, а по второму варианту вводятся блок распространения переносов, элемент

НЕ, два элемента;ИСКЛЮЧАЮЩЕЕ ИЛИ, группа управляющих элементов и группа дополнительных регистров.

2 с.п.ф-лы, 3 з.п. ф-лы, 7 ил, ! табл.

1280389

Изобретение относится к вычислительной технике и может быть использовано при построении высокопроизводительных конвейерных вычислительных средств, выполненных на узлах с большой степенью интеграции.

Цель изобретения — уменьшение аппаратурных затрат при вычислении скалярного произведения векторов и уменьшение аппаратурных затрат и увеличение быстродействия при вычислении поэлементного произведения векторов.

На фиг.1 изображена структурная схема устройства по первому варианt5 ту; на фиг.2 — структурная схема устройства по второму варианту; на фиг.3 — структурная схема вычислительного элемента; на фиг.4 — структурная схема управляющего элемента;

20 на фиг.5 — структурная схема накапливающего сумматора устройства по первому варианту; на фиг.6 — структурная схема блока распространения переносов устройства по второму варианту; на фиг.7 — структурная схема элемента распространения переноса устройства по второму варианту.

Устройство по первому и второму .30 вариантам содержит первую входную шину 1, соединенную с информационными входами (и+1)-разрядного регистра первого операнда 2 (где n — количество значащих Разрядов операндов; n — 35 нечетное) и вторую входную шину 3, соединенную с информационными входами (n+1) †разрядно регистра 4 второго операнда, а также матрицу 5 и х и вычислительныхэлементов. Первые щ входы вычислительных элементов нечетных и четных столбцов матрицы 5 поразрядно связаны соответственно с выходами регистра 2 и выходами регистра 4 начиная с младших разрядов регистров и младших вычислительных элементов. Вторые входы вычислитель.ных элементов нечетных и четных столбцов матрицы 5 поразрядно связаны начиная с младших вычислительных элементов с выходами соответственно регистра 2 начиная с младшего разряда регистра и регистра 4 начиная с разряда, последующего за младшим, Входы пеРеноса и поразряДной сУммы старшего вычислительного элемента первой строки матрицы 5 соединены с выходом знакового разряда регистра 2.

Выход знакового разряда регистра 4 связан с входом переноса первого управляющего элемента 6 из группы 7.

Входы переноса и поразрядной суммы вычислительного элемента, последующего за старшим в первой строке матрицы 5, связаны с выходом элемента

НЕ 8, вход которого соединен с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ

9, связанного своими входами с выходами знаковых разрядов регистров 2

1н 4. Выход переноса каждого вычислительного элемента матрицы 5 связан с входом переноса последующего вычислительного элемента в столбце этой матрицы. Выход поразрядной суммы каждого (i,j)-го вычислительного элемента матрицы 5 связан с входом поразрядной суммы (i+1, j+1)-ro вычислительного элемента этой же матрицы.

Первый вьгход каждого (i,j)-ro вычислительного элемента матрицы 5, номер которого не равен ((и/2/+k, 1+2k) или (1п/2 1+1с, 2+2k), где k=0,1,2,..., п- 1п/2 1-1, связан с первым входом (i+1, j)-го вычислительного элемента этой же матрицы. Первый вход каждого (i,j)-го вычислительного элемента матрицы 5, номер которого равен ((n/2j+

+I+k, I+2k) или ((n/2 1+1+1, 2+2k) связан с вторым выходом (i-1, (1+

+2k) mod n)-ro вычислительного элемента этой же матрицы. Второй выход каждого (i,j)-го вычислительного элеэлемента матрицы 5 связан с вторым входом (i+1, j+2)-го вычислительного элемента матрицы 5. Второй вход каждого (i, j)-ro вычислительного элемента этой матрицы, номер которого равен (t, 1) или (1, 2) где 1=2,3,4, ...,tn/21, связан соответственно с выходом второго или первого младших разрядов ((-1)-го дополнительного ререгистра 10 из группы дополнительных регистров 11, причем группа 11 включает в себя 1 n/2 1 дополнительных регистров 10 ; первый из которых содержит (n-1) разрядов, а разрядность каждого последующего регистра в группе на два разряда меньше разрядности предыдущего регистра. Второй вход каждого вычислительного элемента матрицы 5, номер которого равен (m, 1) или (ш,2) где ш=1п/21+1, (и/21+2, (n/21+3,...,n, связан соответственно с вторым выходом (m-1, и-1) го или (m-1, n)-ro вычислительных элементов этой же матрицы. Вход поразрядной суммы вычислительных

1280389 элементов старшего столбца матрицы

5 каждой i-й строки из этой матрицы связан с корректирующим выходом (i I}-га управляющего элемента 6 из группы управляющих элементов 7, включающей в себя и управляющих элементов 6. Первый и второй входы каждого i-ro управляющего элемента 6, из группы 7 объединены соответственно с вторыми выходами (i-l, и-1)-ro и (i-l, и-2)-го вычислительных элементов матрицы 5. Третий, четвертый входы и вход переноса каждого управляющего элемента 6 иэ группы 7 связаны соответственно с первым,: вторым выходами и выходом переноса предыдущего управляющего элемента 6 иэ этой группы. Первый и четвертый входы первого управляющего элемента 6 в группе 7 связаны соответственно с выходами младшего и знакового разрядов регистра 4, второй и третий входы этого управляющего элемента соединены соответственно с выходами младшего и знакового разрядов регистра 2. Первый и второй выходы последнего уиравляющего элемента 6 в группе 7 соединены с входами второго элемента ИСКЛЮЧА10П1ЕЕ ИЛИ 12. Кроме того, выходы п/2 j старших разрядов регистра 2 и 4 соединены поочередно с информационными входами перво—

ro из дополнительных регистров 10 в группе 11, причем старший разряд регистра 2 связан со старшим разрядом этого дополнительного регистра, а все выходы каждого дополнительного регистра 10 в группе 11 за исключением выходов двух младших разрядов регистра поразрядно соединены с входами последующего дополнительного регистра 10 в,группе 11.

Каждый вычислительный элемент из матрицы 5 содержит первый триггер

13, информационный вход которого является первым входом вычислительного элемента, второй триггер 14, информационный вход которого является вторым входом вычислительного элемента, триггер 15 поразрядной суммы информационный вход которого является входом порязрядной суммы вычислительного элемента, триггер 16 переноса, информационный вход которого является входом переноса вычислительного элемента, и элемент И 17, входы которого соединены с выходами триггеров 13 и 14, а его выход — с первым .

f0

55 входом одноразрядного сумматора 18, к двум другим входам которого подведены выходы триггеров 15 и 16. Выходы поразрядной суммы и переноса одноразрадного сумматора 18, также как и выходы первого 13 и второго 14 триггеров, являются одноименными выходами вычислительного элемента. Все вычислительные элементы первой строки матрицы 5, кроме двух старших вычислительных элементов этой строки, могут не содержать одноразрядного сумматора

18, а также триггеров 16 и 15 переноса и поразрядной суммы, при этом выход элемента И 17 является выходом попоразрядной суммы вычислительного элемента. Все вычислительные элементы второй строки матрицы 5, кроме двух старших вычислительных элементов этой строки, могут не содержать триггера 16 переноса, а вместо одно— разрядного сумматора 18 содержать полусумматор 18.

Каждый управляющий элемент 6 из ,группы 7 содержит первый 19, второй

20, третий 21, четвертый 22 триггеры и триггер 23 переноса, причем информационные входы этих триггеров являются одноименными входами уп1-авляющего элемента. Инверсный выход триггера 19 и выход триггера 21 соединены с входами первого элемента

И 25 . Выходы элементов И 24 и 25 соединены с входами одноразрядного сумматора 26 к третьему входу которого подключен выход триггера 23. Выходы суммы и переноса одноразрядного сумматора 26 являются соответственно корректирующим выходом и выходом переноса управляющего элемента, а первым и вторым выходами управляющего элемента являются соответственно выходы третьего 21 и четвертого 22 триггеров.

Устройство по первому варианту дополнительного содержит накапливающий сумматор 27 (фиг.l), первые йнформационные входы которого поразрядно соединены с выходами поразрядных сумм (п-I) старших вычислительных элементов последней строки матрицы 5, а его вторые информационные входы поразрядно связаны с выходами переносов вычислительных элементов последней строки матрицы 5.

Вход "Знак произведения" накапливающего сумматора 27 соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12.

Корректирующий вход накапливающего

-1280389 сумматора 27 подключен к корректирующему выходу последнего управляющего элемента 6 в группе 7. Управляющий вход накапливающего сумматора

27 подключен к шине установки в "0"

28, а его выходы соединены с выходной шиной устройства 29.

Накапливающий сумматор 27 содержит п-разрядный первый регистр 30 (n-1) младших информационных входов которого являются первыми информационными входами накапливающего сумматора, а старший информационный вход является входом коррекции накапливающего сумматора, (и+1)-разрядный второй регистр 31, п младших информа-: ционных входов которого являются вторыми информационными входами накапливающего сумматора, а старший информационный вход является входом Знак произведения" накапливающего сумматора, (n+log N)-разрядный третий регистр 32 (где N — - размерность обрабатываемых векторов), выходы которого поразрядно соединены с первыми входами log N+n старших одноразрядных сумматоров из первой группы одноразрядных сумматоров 33, включающей в себя Iog И+и+1 одноразрядных сумматоров. Прй этом первый вход младшего одноразрядного сумматора из группы одноразрядных сумматоров

33 соединен с "0 . Вторые и третьи входы п младших одноразрядных сумматоров из группы 33 поразрядно соединены соответственно с выходами и младших разрядов регистра 31 и выходами регистра 30. Вторые и третьи входы log

34 поразрядно подведены выходы (lop И+и+1)-разрядного четвертого регистра 35, управляющий вход которого является управляющим входом накапливающего сумматора. Одноразрядные сумматоры,,входящие в группу 33 или 34 и имеющие связь с "0", могут быть заменены на полусумматоры. Выходы поразрядных сумм одноразрядных сумматоров из группы 34 и выходы переносов 1оВ N+n младших одноразряд10 ных сумматоров из этой же группы поразрядно соединены соответственно с информационными входами регистра 35 и с.информационными входами регистра

32, при этом выходы поразрядных сумм одноразрядных сумматоров из группы

34 являются также выходами накапливающего сумматора °

Устройство по второму варианту дополнительно содержит блок 36 распространения-переносов (фиг.2), корректирующий вход которого связан с корректирующим выходом, последнего уп- равляющего элемента 6 в группе 7.

Вход "Знак произведения" блока 36 распространения переносов связан с выходом элемента ИСКЛЮЧА10ЩЕЕ ИЛИ 12.

Первые информационные входы блока 36 распространения переносов поразрядно соединены с выходами поразрядных сумм (п-1) старших вычислительных элементов последней строки матрицы 5.

Вторые информационные входы блока 36 распространения переносов поразрядно связаны с выходами переносов вычис35 лительных элементов последней строки матрицы 5. Выходы блока 36 распро-.. странения переносов соединены с выходной шиной устройства 29.

Блок 36 распространения переносов содержит сдвиговой регистр знаков произведений 37 (фиг.6), информационный вход которого является входом

"Знак произведения" блока распространения переносов, а также матрицу 38 элементов 39 распространения переноса, содержащую и строк, первая строка имеет п элементов 39 распространения переноса, а каждая последую50 щая строка матрицы 38 имеет на один элемент 39 меньше. Первый вход старшего элемента 39 распространения переноса первой строки матрицы 39 является корректирующим входом блока

55 распространения переносов. Первые входы остальных элементов 39 первой строки матрицы 38 являются первыми информационными входами блока распространения переносов. Вторые вхоУстройство по нервому варианту работает следующим образом.

В первом такте на входы регистза 2 перв го операнда и на входы ре55

12803 ды.элементов 39 первой строки матрицы 38 являются вторыми информационными входами блока распространения переносов. Выходы поразрядной суммы и переноса каждого элемента

39 связаны соответственно с первым входом элемента 39 того же веса следующей строки матрицы 38 и вторым, входом элемента 39 следующей строки матрицы 38, имеющего вес на единицу больше..Выходы поразрядных сумм младших элементов 39 всех строк матрицы 38 за исключением двух последних строк матрицы 38 поочередно связаны с информационными входами сдвиговых регистров 40 значений произведений из группы 41 сдвиговых регистров значений произведений, содержащей (n-2) сдвиговых регистров 40, первый сдвиговый регистр 40 в группе 41 имеет (n-1) разрядов, а . каждый последующий регистр 40 в группе 41 имеет разрядность на еди, ницу меньшую, чем предыдущий регистр), начиная с младшего элемен—

25 та 39 первой строки матрицы 38 и первого регистра 40 в группе 41.

Выход поразрядной суммы младшего элемента 39 предпоследней строки матрицы 38 соединен с информационным входом триггера 42, выход которого, также как и выходы сдвиговых регистров 40, выход сдвигового регистра 37 и выход поразрядной суммы элемента 39 распространения перено- 35 са последней строки матрицы 38, являются выходами блока распространения переносов.

Каждый элемент 39 содержит первый

43 и второй 44 триггеры, информаци- 40 онные входы которых являются одноименными входами элемента распространения переноса, а выходы этих триггеров соединены с входами полусумматора 45, выходы поразрядной суммы 45 и переноса которого являются одноименными выходами элемента распространения переноса.

Кроме того, устройство по первому и второму вариантам содержит ши- 50 ну тактовых импульсов 46, связанную с управляющими входами всех регистров и триггеров устройства.

89, 8 гистра 4 второго операнда принимается первая пара элементов обрабатываемых векторов, представленная дополнительным двоичным кодом (А =

= а„-а а ...a„, В= Ъ. b, Ь,... b„) .

Во втором такте содержимое указанных регистров передается на триггеры 13 и 14 первой строки матрицы

5 вычислительных элементов и на первый дополнительный регистр 10 из группы 11 дополнительных регистров, причем благодаря имеющимся связям между регистрами 2 и 4 с одной сторо. ны и матрицей 5 вычислительных элементов и первым регистром 10 из группы ll с другой стороны, в триггеры

l3 первой строки матрицы 5 вычислительных элементов передается код

bin/ )+ а1и/р) sg Ъ л/21i 2 а 1и/р J+3 а„Впт в триггеРы 14 — код à

B(yl/Qf + b(n gf ig ° .. b n-p а а в первый дополнительный регистр 10 из группы код а biG by. а1 !21 В1п/ 1 . Op новременно с этим на регистры 2 и 4 заносится новая пара элементов обрабатываемых векторов.

Формирование произведения пары элементов обрабатываемых векторов осуществляется в матрице вычисли.ельных элементов 5 в результате пере— дачи информации с вычислительных элементов 1-и строки матрицы 5 на вычислительные элементы (i+1)-й строки этой матрицы. При этом i-e частичное произведение формируется в виде поразрядных конъюнкций содержимого триггеров 13 и 14 вычислительных элемен тов i-й строки матрицы 5, а накопление суммы частичных произведений осуществляется в триггерах 15 поразрядных сумм и триггерах 16 переносов вычислительных элементов этой же строки.

Наличие дополнительных регистров 10 обеспечивает возможность формирования произведения при помощи матрицы вычислительных элементов 5 размером и хп.

Через триггер 15 старшего вычислительного элемента всех строк матрицы 5, кроме первой, а также через триггеры 15 и 16 старшего вычислительного элемента первой строки матрицы

5 и корректирующий вход накапливающего сумматора 27 осуществляется введение коррекции результата умножения, формируемой в соответствии с таблицей.

-1280389

Сомножители

АиВ

Значение произведения без коррекции

Коррекция

Дополнитель ные коды значений

A H В

lAl1B1 = lAl lBl (1 lА1) 1В1 =1В1 lAl IB1

1А1 (1-1В1) = lAl-lA1 lBl

1Al t B l

АЪО; BÚ 0

I — 1В1

1 — 1Al

А<0; В>0 1 — 1А1; 1Bl

А>0; В 0 lAl; 1 1В1 (1- lAl ) ° (1 — 1В1) =1 1А1 1B1+IA1 1В1 I Аl + I В1

1- 1А1 1 1 - f В1

А(0; B(0

П р и м е ч а н и е., При А<0 и В<0 на выходах матрицы 5 вычислительньгк элементов результат без коррекции -IAAF-.lBl+l Al lBl так как единица представляет собой переносы, выходящие за пределы матрицы 5.

Часть коррекции, вводимой через триггеры 15 старшего вычислительного элемента всех строк матрицы 5, кроме первой, а также через корректи. рующий вход накапливающего сумматора формируется при помощи управляющих элементов 6.

Наличие элемента ИСКЛЮЧАЮЩЕЕ ИЛИ

9 и элемента НЕ 8 в схеме устройства обеспечивает возможность округления результата умножения в процессе его формирования.

На (n+2)-м такте с выходом вычислительных элементов последней строки матрицы 5 значащая часть округленно". 4О

ro результата умножения пары элемен тов обрабатываемых векторов, представленная поразрядными суммами и переносами, поступает на входы накапливающего сумматора 27, а знак этого произведения поступает на одноименный вход накапливающего сумматора 27 с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12. Вместе с этим на корректирующий вход накапливающего сумма- 5п тора 27 с одноименного выхода пос леднего управляющего элемента 6 в группе 7 поступает старший разряд коррекции.

В каждом последующем такте на входы накапливающего сумматора 27 поступает результат перемножения новой пары элементов обрабатываемых векторов. В накапливающем сумматоре

27 эти результаты последовательно суммируются образуя скалярное произведение векторов.

Элементы новых векторов могут приприниматься на входы устройства по истечении n+Eog N тактов .после пода-.

2 чи последней пары элементов предыдущих векторов. В течение п+1о8 Н холостых тактов на входы устройства должны подаваться нулевые операнды, что необходимо для распространения переносов в накапливающем сумматоре 27.

В устройстве по .второму варианту формирование произведения двух сомножителей в виде поразрядных сумм и переносов осуществляется также, как в устройстве по первому варианту. Применение блока 36 распространения переносов вместо накапливающего сумматора 27 позволяет существенно повысить быстродействие устройства при вычислении оэлементного произведения векторов, так как при этом в работе устройства отсутствуют холостые такты и, следовательно, в каждом такте на входы устройства может приниматься новая пара элементов обрабатываемых векторов. формула изобретения

1. Устройство для вычисления произведения векторов, содержащее матри!

280389

l2" цу и хп вычислительных элементов (где п - количество значащих разрядов операндов; п — нечетное), регистры первого и второго операндов и накапливающий сумматор,. причем 5 первая входная шина устройства соединена с информационными входами регистра первого операнда, вторая вход-! . ная шина устройства соединена с информационными входами регистра второго операнда, первые входы вычислительных элеме тов нечетных и четных столбцов первой строки матрицы поразрядно соединены соответствеино с выходами регистра второго операнда и выходами регистра первого операнда начиная с младших разрядов регистров и с младших вычислительных элементов, вто— рые входы вычислительных элементов нечетных и четных столбцов первой строки матрицы поразрядно связаны начиная с младших вычислительных элементов с выходами соответственно регистра первого операнда, начиная ,с младшего разряда регистра и регистра второго операнда начиная с разряда, последующего за младшим, информационные входы первой группы накапливающего сумматора поразрядно со-ЗО единены с выходами поразрядных сумм (n-1) старших вычислительных элемен тов последней строки матрицы, информационные входы второй группы накапливающего сумматора поразрядно соеди нены с выходами переносов вычислитель35 ных элементов последней строки мат:.рицы, управляющий вход накапливающего

1 сумматора подключен к шине установки в ноль устройства, выходы накапливаю- 41 ,щего сумматора соединены с выходной шиной устройства, шина тактовых импульсов устройства соединена с управляющими входами регистров, о т л и— ч а ю щ е е с я тем, что, с целью уменьшения аппаратурных затрат при вычислении скалярного произведения векторов устройство содержит элемент

НЕ, первый и второй элементы ИСКЛЮЧА1

ЮЩЕЕ ИЛИ, группу управляющих элемен= 5g тов и группу регистров, причем входы переноса и поразрядной суммы старшего вычислительного элемента первой строки матрицы соединены с выходом знакового разряда одного из регистров операндов, выход знакового разряда другого регистра операндов соединен с входом переноса первого управляющего элемента группы, входы переноса и поразрядной суммы вычислительного элемента последукщего за старшим в первой строке матрицы, соединены с выходом элемента НЕ, вход которого соединен с выходом первого элемента ИСКЛЮЧАЮБ(ЕЕ ИЛИ, соединенного своими входами с выходами знаковых разрядов регистров операндов, выход переноса каждого вычислительного элемента матрицы соединен с входом переноса последующего вычисли-. тельного элемента в столбце матрицы, выход поразрядной суммы каждого (i,j)-го (i 1,...,n; j=1,...,n) вычислительного элемента матрицы соединен с входом поразрядной суммы (i+1, j+1)-ro вычислительного элемента матрицы, первый выход каждого (i,j)-го вычислительного элемента матрицы, номер которого не равен (! n/21+k, 1+21 ) или (! n/21+1, 2+2k), где k = 0,1,2,..., n-f n/2 1-1, соединен с первым входом (i+l, j)-ro вычислительного элемента матрицы, первый вход каждого (i, j)-го вычислительного элемента матрицы, номер которого равен (Гп+21+ 1+k, !+2k) или (ln/21+1+Е, 2+2k) соединен с вторым выходом (i-l, (j+2k)mod n> †вычислительного элемента матрицы, второй выход каждого (i,j)-га вычислительного элемента матрицы связан с вторым входом (i+1, j+2)-го вычислительного элемента матрицы, при этом второй вход каждого (i,j) го вычислительного элемента матрицы, номер которого равен (R, l) или (f, 2), где f = 2,3,4,...,!и/2), соединен соответственно с выходом второго или первого младшего разряда (E-1)-го регистра группы, второй вход каждого вычислительного элемента матрицы, номер которого равен (m, 1) или (m,2), где m=! и/21+1, f n/2)+2, и/21+3,...,и соединен соответственно с вторым выходом (m-l, и-1)-го или (m-l, n) -го вычислительнь|х элементов матрицы, вход поразрядной суммы вычислительного Ълемента старшего столбца матрицы i-й строки матрицы соединен с корректирующим выходом (i-1)-го управляющего элемента группы, первый и второй входы которого соединены соответственно с вторыми выходами (i 2, и-1)ro и (i-2, и-2)-го вычислительных элементов матрицы, третий и четвертый входы и вход переноса (i-1)-го управляющего элемента группы соеди1280389

35 иены соответственно с первым и вторым выходами и выходом переноса (i-2)-го управляющего элемента группы, первый и четвертый входы первого управляющего элемента группы соединены соответственно с выходами младшего и знакового разрядов регистра второго операнда, второй и третий входы первого управляющего элемента группы соединены соответственно с 1О выходами младшего и знакового разрядов регистра первого операнда, первый и второй выходы последнего управляющего элемента группы соединены с входами второго элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к входу "Знак произведения" накапливающего сумматора, корректирующий выход последнего управляющего элемента группы соединен с корректи- 20 рующим входом накапливающего сумматора, выходы 1п/2 1 старших разрядов регистров первого и второго операндов соединены с информационными входами первого регистра группы, причем соединение выполнено таким образом, что старший разряд регистра первого операнда соединен со старшим разрядом первого регистра группы, а все выходы каждого из регистров группы за исключением выходов двух младших разрядов регистров поразрядно соеди.нены с входами последующего дополнительного регистра группы.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что управляющий элемент содержит одноразрядный сумматор, первый и второй элементы

И, первый, второй, третий, четвеР 4п тый триггеры и триггер переноса, причем информационные входы первого, второго, третьего, четвертого триггеров и триггера переноса являются соответственно первым, вторым, треть-45 им, четвертым входами и входом переноса управляющего элемента, инверсный выход первого триггера и прямой выход третьего триггера соединены с входами первого элемента И, инверсный выход триггера и прямой выход четвертого триггера соединены с входами второго элемента И, выходы первого и второго элементов И соединены с входами одноразрядного суммато-55 ра, к третьему входу которого подключен выход триггера переноса, выходы суммы и переноса одноразрядного сумматора являются соответственно кор14 ректирующим выходом и выходом.перено са управляющего элемента, первый и второй выходы управляющего элемента соединены соответственно с прямыми выходами третьего и четвертого триггеров.

3. Устройство для вычисления произведения векторов, содержащее матрицу п хп вычислительных элементов (где п — количество значащих разрядов операндов; и — нечетное), регистры первого и второго операндов, причем первая входная шина устройства соединена с информационными входами регистров первого операнда, вторая входная шина устройства соединена с информационными входами регистра второго операнда, первые входы вычислительных элементов нечетных и четных столбцов первой строки матрицы поразрядно соединены соответственно с выходами регистра второго операнда и выходами регистра первого операнда начиная с младших разрядов регистров и младших вычислительных элементов матрицы, вторые входы вычислительных элементов нечетных и четных столбцов первой строки матрицы поразрядно соединены начиная с младших вычислительных элементов матрицы с выходами соответственно регистра первого операнда начиная с младшего разряда и регистра второго операнда начиная с разряда, последующего за младшим, шина тактовых импульсов устройства соединена с управляющими входами регистров устройства, о т л и ч а ю щ е е с я тем, что, с целью уменьшения аппаратурных затрат и увеличения быстродействия при вычислении поэлементного произведения векторов, оно содержит блок распространения переносов, элемент

НЕ, первь|й и второй элементы ИСКЛ10ЧАЮЩЕЕ ИЛИ, группу управляющих элементов и группу регистров, причем входы переноса и поразрядной суммы старшего вычислительного элемента первой строки матрицы соединены с выходом знакового разряда одного из регистров операндов, выход знакового разряда другого регистра операндов соединен с входом переноса первого управляющего элемента группы, входы переноса и поразрядной суммы вычислительного элемента, последующего за старшим в первой стро-1 ке матрицы, соединены с выходом элемента НЕ, вход которого соединен с

i 280389

16!

О

t5

45

55 выходом первого элемента ИСКЛОЧА10ЦЕЕ ИЛИ, соединенного своими входами с выходами знаковых разрядов регистров операндов, выход переноса каждого вычислительного элемента матрицы соединен с входом переноса последующего вычислительного элемента в столбце матрицы, выход поразрядной суммы каждого (i j)-ro вычис— лительного элемента матрицы соединен с входом поразрядной суммы (i+1, j+1)-ro вычислительного элемента матрицы, первый выход каждого (i,j)го вычислительного элемента матрицы, номер которого не равен (1п/21+

+k, 1+2k) или (Гn/21+1с, 2+2k), где k = 0,1,2,...,n-1п/2)-1, соединен с первым входом (i+1, j)-го вычислительного элемента матрицы, первый вход каждого (i,j)-го вычислительного элемента матрицы, номер которого равен (f n/2)+1+k, 1+2k) или (1п/2f+I+k, 2+2k), соединен с вторым выходом (i-1, (j+2k) mod n) — ro вычислительного элемента матрицы, второй выход каждого (i,j)-го вычислительного элемента матрицы соединен с вторым входом (i+I, j+2)-ro вычислительного элемента матрицы, второй вход каждого (i 1) †. го вычислительного элемента матрицы, номер которого равен 1, 1 или Е, 2 (где

f = 2,3,4,...,(п/2)), соединен соответственно с выходом второго или первого младшего разряда (Г-1)-го регистра группы, второй вход каждого вычислительного элемента матрицы, номер которого равен (ш,1) или (m,2) где ш=1п/2 1+I,fn/21 +2,Гп/21+3,...,n, соединен соответственно с вторым выходом (m-1, п-1)-го или (m-l,n)-го вычислительных элементов матрицы, вход поразрядной суммы вычислительных элементов старшего столбца матрицы каждой i-й строки соединен с корректирующим выходом (i-1)-го управляющего элемента группы, первый и второй входы которого соединены соответственно с вторыми выходами (i-2, и-1)-ro и (i-2, п-2) — ro вычислительных элементов матрицы, третий и четвертый входы и вход переноса (i-1)-ro управляющего элемента группы соединены соответственно с . первым и вторым выходами и выходом переноса (i-2)-го управляющего элемента группы, первый и четвертый входы первого управляющего элемента группы соединены соответственно с выходами младшего и знакового разрядов регистра второго операнда, второй и третий входы первого управляющего элемента группы соединены соответственно с выходами младшего и знакового разрядов регистра первого операнда, первый и второй выходы последнего управляющего элемента группы соединены с входами второго элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к входу "Знак произведения блока распространения переносов, кор-. ректирующий выход последнего управляющего элемента группы соединен с корректирующим входом блока распространения переносов, входы поразрядных сумм (п-!) старших вычислительных элементов последней строки матрицы юразрядно соединены с информационными входами первой группы блока распространения переносов, выходы переносов вычислительных элементов последней строки матрицы поразрядно соединены с информационными входами второй группы блока распространения переносов, выходы блока распространения переносов связаны с выходной шиной устройства, выходы L n/21 старших разрядов регистров первого и второго операндов соединены с информационными входами первого регистра группы, причем соединение выполнено таким образом, что старший разряд pei гистра первого операнда соединен со старшим разрядом первого регистра, а все выходы каждого из регистров группы за исключением выходов двух младших разрядов регистра поразрядно соединены с входами последующего регистра группы.

4. Устройство по п. 3, о т л и ч а ю щ е е с я тем, что управляющий элемент содержит одноразрядный сумматор, первый и второй элементы

И, первый, второй, третий, четвертый триггеры и триггер переноса, причем информационные входы первого, второго, третьего, четвертого триггеров и триггера переноса являются соответственно первым, вторым, третьим, четвертым входами и входом переноса управляющего элемента, инверсный выход первого триггера и прямой выход третьего триггера соединены с входами первого элемента И, инверсный выход второго триггера и прямой выход четвертого . триггера соединены с входами второ-1280389

18

17 го элемента И, выходы первого и второго элементов И соединены с входами одноразрядного сумматора, к третьему входу которого подключен выход триггера переноса, выходы суммы и переноса одноразрядного сумматора . являются соответственно корректирующим выходом и выходом переноса управляющего элемента, первый и второй выходы управляющего элемента соединены соответственно с прямыми выходами третьего и четвертого триггеров.

5. Устройство по п. 4, о т л и— ч а ю щ е е с я тем, что блок распространения переносов содержит сдвиговый регистр, триггер., группу сдвиговых регистров и матрицу элементов распространения переноса, причем вход "Знак произведения" бло- 20 ка распространения переносов соединен с входом сдвигового регистра, выход которого и выход поразрядной суммы элемента распространения переноса последней строки матрицы, выход триггера и выходы всех сдвиговых регистров группы являются выходами блоблока распространения переносов, первый вход старшего элемента распространения переноса первой строки 30 матрицы является корректирующим входом блока распространения переноса, первые входы остальных элементов распространения переноса первой строки матрицы являются инфор- 35 мационными входами первой группы блока распространения переносов, вторые входы элементов распростране, ния переноса первой строки матрицы являются информационными входами второй группы блока распространения переносов, выходы поразрядной суммы и переноса каждого элемента распространения переноса матрицы соединены соответственно с первым входом элемента распространения переноса того же веса следующей строки матрицы и вторым входом элемента распространЕния переноса следующей строки матрицы, имеющего вес на единицу больший, выходы поразрядных сумм младших элементов распространения переноса всех строк матрицы за исключением двух последних строк матрицы соединены с информационными входами сдвиговых регистров значений произведений начиная с младшего элемента распространения переноса первой строки матрицы и первого сдвигового регистра. группы, выход поразрядной суммы младшего элемента распространения переноса предпоследней строки матрицы соединен с. информационным входом триггера, причем каждый элемент распространения переноса содержит полусумматор первый и второй триггеры, причем информационные входы первого и второго .триггеров являются одноименными входами элемента распространения переноса, выходы триггеров соединены с входами полусумма1ора, выходы поразрядной суммы и переноса которого являются однои