Устройство для функционального контроля больших интегральных схем

Устройство для функционального контроля больших интегральных схем

Иллюстрации

Показать все

Реферат

 

Изобретение относится к контрольно-измерительной технике и может быть использовано для койтроля больших интегральных схем (БИС). Цель изобретения - повьпчение достоверности контроля за счет самопроверки правильности используемых при контроле эталонных сигналов, сигналов маскирования и получения достоверной таблицы эталонных сигналов по эталонной БИС. Устройство содержит блок аналоговых компараторов, пять D- триггеров, блок задержки, блок коммутации , блок синхронизации, блок тестовых последовательностей, формирователь импульсов, логический коммутатор , вычислительный блок, контактный блок. За счет введения логического ко ммутатора обеспечивается возможность периодического считывания эталонной информации и информации о маскировании, хранящейся в оперативной памяти блока тестовых последовательностей , и передача ее в вычислительный блок для контроля правильности . Считывание производится на высокой частоте. Этим обеспечивается проверка используемой при контроле информации, что повышает его достоверность . 5 з.п. ф-лы. 4 ил. i СЛ кэ со QD О СП

СОЮЗ С0ВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5D 4 G 01 R 31/28

11(Р v ":"т ю,,1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3926297/24-24 (22) 10 07. 85 (46) 23.02.87. Бил. ¹ 7 (72) В,В. Козлов, А,И. Панов и Д.А. Ефремов (53) 621.317.799(088.8) (56) Эйдукас Д,10., Орлов Б,В. Измерение параметров цифровых интегральных микросхем, M.: Радио и связь, 1982, с,251, 263.

Электронная промьппленность, 1980, № 6, с.28.

Попель Л,M. Данилин Н.Н ° Обзоры по электронной технике, Сер. 7, вып, 13. M.: ЦНИИ "Электроника", 1981, с. 23-43.

Авторское свидетельство СССР № 1109687, кл, G 01 R 31/28, 1983, (54) УСТРОЙСТВО ДЛЯ ФУНКЦИОНАЛЬНОГО

КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМ (57) Изобретение относится к контрольно-измерительной технике и может быть использовано для контроля больших интегральных схем (БИС). Цель изобретения — повьпяение достовернос„„SU„, 1291905 А1 ти контроля за счет самопроверки правильности используемых при контроле эталонных сигналов, сигналов маскирования и получения достоверной таблицы эталонных сигналов по эталонной БИС. Устройство содержит блок аналоговых компараторов, пять Dтриггеров, блок задержки, блок коммутации, блок синхронизации, блок тестовых последовательностей, формирователь импульсов, логический коммутатор, вычислительный блок, контактный блок, 3а счет введения логического коммутатора обеспечивается возможность периодического считывания эталонной информации и информации о маскировании, хранящейся в оперативной памяти блока тестовых последовательностей, и передача ее в вычислительный блок для контроля правильности. Считывание производится на высокой частоте, Этим обеспечивается проверка используемой при контроле информации, что повьппает его достоверность. 5 з.п. ф-лы. 4 ил.!

29!90

Изобретение относится к контрольно-измерительной технике и может быть использовано для контроля БИС.

Цель изобретения — повышение достоверности контроля БИС за счет проверки правильности используемых при контроле эталонных сигналов, сигналов маскирования и получения достоверной таблицы эталонных сигналов по эталонной БИС, !О

На фиг,1 приведена схема устройства; на фиг,2 — схема блока тестовых последовательностей; на фиг.3 — схема логического коммутатора; на фиг.4временные диаграммы работы устройства, Устройство (фиг, 1) содержит блок

1 аналоговых компараторов, первый 2, второй 3, третий 4, четвертый 5 и пятый 6 D-триггеры, блок 7 задержки, 20 блок 8 коммутации, блок 9 синхронизации, блок 10 тестовых последовательностей, формирователь 11 импульсов, логический коммутатор 12, вычислительный блок 13, контактный 25 блок 14 и выход 15, Блок 1 аналоговых компараторов (фиг.1) содержит первый 16 и второй

17 дифференциальные усилители. Блок

8 коммутации (фиг.1) содержит первый 30

1 8 и второй 19 элементы И, первый элемент ИЛИ 20, Вычислительный блок

13 (фиг.1) содержит блок 21 согласования и ЭВМ 22.

Блок 10 тестовых последовательностей содержит формирователь 23 адресов, блок 24 оперативной памяти и формирователь 25 контрольных сигналов.

Логический коммутатор 12 (фиг.3) 40 содержит второй 26, шестой 27, четвертый 28, третий 29,пятый 30, седьмой

31, восьмой 32, девятый 33, одиннадцатый 34 и десятый 35 элементы ИЛИ.

Блок 1 аналоговых компараторов 45 предназначен для сравнения сигналов, поступающих от контролируемой БИС, с опорными напряжениями (уровнями "1" и "0"), формируемыми программируемыми источниками U 1, U „ 2, 50

Триггеры 2 и 3 предназначены для запоминания выходных состояний соответствующих усилителей 16 и 17 блока

1 аналоговых компараторов, Усилитель

16 конструктивно объединен с триггером 2 памяти и выполнен на микросхеме 597СА1, Аналогичным образом усилитель 17 совмещен с триггером 3 в .указанной микросхеме, 5 2

Триггер 4 служит для временного хранения сигнала управления выбором (посредством блока 8 коммутации) соответствующего усилителя 16 и 17 блока 1, триггер 5 — для временного хранения сигнала. маскирования, формируемого блоком 10 тестовых последовательностей, а триггер 6 — для формирования выходного сигнала, несущего информацию о результате контроля ("годен-брак"), а также фиксирования информации сигналов маскирования, эталонной информации или выходной информации с выхода заведомо годной БИС (в зависимос и от режима работы логического коммутатора 12), Триггеры 46 выполнены на микросхемах 500ТМ23! °

Блок 7 задержки служит для задержки строб-импульсов, поступающих с выхода блока 9 синхронизации, и передачи задержанных импульсов на стробирующий вход триггера 6. Блок задержки выполнен на стандартных элементах задержки, в качестве которых применены микросхемы серии 500.

Блок 8 коммутации служит для пропускания сигналов„ поступающих с выходов триггеров 2 и 3, на логический коммутатор 12 по сигналам управления, поступающим с прямого и инверсного выходов триггера 4, Блок 8 коммутации выполнен на микросхеме 500ЛМ102, Блок 9 синхронизации предназначен для формирования тактовых импульсов с программируемыми временными параметрами: задержками и длительностями, обеспечивающими тактирование и построение временной диаграммы работы устройства при функциональном контроле БИС. В качестве блока 9 синхронизации использован стандартный блок синхронизации.

Блок 10 тестовых последовательностей предназначен для формирования контрольных последовательностей, поступающих на входы формирователя 11 импульсов, и установки (перевода) последнего в третье состояние, формирования сигналов эталонной информации, поступающих через триггер 4 на логические элементы И 18 и 19 блока 8 коммутации, для сравнения с выходными сигналами блока аналоговых компараторов, поступающими через триггеры 2 и 3 на другие входы элементов И 18 и 19 блока 8 коммутации.

Кроме того, блок !0 служит для формирования сигнала останова, поступаю3 l 291 9 щего в блок 9 синхронизации с выхода формировате .я 23 адресов, а также для формирования сигналов маскирования, поступающих с выходов блока

24 через триггер 5 на вход элемента

Ю1И 31 и логического коммутатора 12, Формирователь 23 адресов совместно с блоком 24 оперативной памяти представляет собой буферную память, выполненную на микросхемах К1500РУ415 10 со стандартными сигналами управления, Формирователь 11 импульсов служит для формирования импульсных сигналов с уровнями выходных напряжений, со- 15 ответствующих заданным опорным уровням напряжений, а также для задания формируемых напряжений на выводы контролируемой БИС, он реализован по схеме формирователя типа "три со- 20 стояния

Логический коммутатор 12 предназначен для организации различных режимов роботы устройства, предусматривающих проверку используемой информации для контроля БИС и собственно контроль последней в соответствии с достоверной информацией, Эти режимы следующие:"Проверка эталонной 30 информации;"Проверка сигналов маскирования"; "Контроль"; "Режим считывания информации с заведомо годной (эталонной) БИС" (" Считывание" ) °

Логический коммутатор 12 выполнен на микросхемах 500ЛМ102.

Вычислительный блок 13 служит для долговременного хранения информации— программы контроля в оперативной памяти ЭВМ 22, передачи этой информа- 40 ции через блок 21 согласования (интерфейс) в блок 9 синхронизации, блок 10 тестовых последовательностей и логический коммутатор 12, а также для обработки результата контроля, 45 поступающего с выхода триггера 6, В качестве вычислительного блока 13 применен вычислительный комплекс

15ВУМС-16-043.

Контактный блок 14 служит для SO обеспечения подключения выводов конт. ролируемой БИС к входу блока 1 аналоговых компараторов и выходу формирователя 11. В качестве контактного блока 14 использовано стандартное подключающее устройство УК-54, Выход 15 служит для подключения средств записи и хранения информации при реализации режима считывания информации с заведомо годной (эталонной) БИС (магнитную ленту, диск, и т ° и.).

Работа устройства при контроле

БИС по одному выводу происходит следующим образом.

Режим "Контроль", В контактный блок 14 помещается контролируемая БИС, Перед началом работы из вычислительного блока 13 осуществляется запись информации в блок 9 синхронизации, блок 10 тестовых последовательностей и логический коммутатор 12. В блок 9 синхронизации заносится информация о временных параметрах формируемых импульсов (о величинах периода, задержки и длительности), поступающих на стробирующие входы триггеров 2 и 3 и входы формирователей 23 и 25 блока !О тестовых последовательностей. В блок 10 тестовых последовательностей записывается программа функционального контроля проверяемой БИС: в формирователь 23 адресов записывается стартовый и стоповый адреса контроля; в блок 24 — последовательность контрольных сигналов, сигналов установки формирователя ll в третье состояние, эталонной информации и сигналов маскирования, Затем осуществляется установка уровней опорных напряжений П „ 1, U „ 2 блока ) аналоговых компараторов и уровней логических сигналов формирователя ll импульсов (U — уровень "лог.О", U< — уровень

"лог.l"). Логический коммутатор 12 устанавливается в режим "Контроль".

При этом на входах элементов ИЛИ 26 и 2? (фиг.3) устанавливается уровень

"О". Следовательно, элементы ИЛИ32, 33, 35 будут заблокированы (на их выходах также будет установлен уровень "О").

Предположим что с момента .времени (фиг,4) проверяемая БИС по одному выводу является источником (генератором) сигнала. По окончании процесса записи информации из вычислительного блока 13 в соответствии с программой контроля БИС по одному выводу осуществляется пуск блока 9 синхронизации, который вырабатывает тактовые импульсы с периодом следования Т (фиг,4а). Эти импульсы поо ступают на стробирующие входы триггеров 4 и 5, вход блока 7 задержки и входы формирователей 23 адресов и 25!

291905

1О

25 контрольных сигналов, входящих н состав блока 10 тестовых последовательностей. На информационные входы триггеров 4 и 5 с выходов блока IO тестовых последовательностей поступает эталонная информация и сигналы маскирования (фиг.4 б, н соответственно).

Тактовые импульсы, поступающие на стробирующие входы триггеров 4 и % фиксируют эту информацию и на выходах укаэанных триггеров формируются сигналы эталонной информации и сигналы маскирования, приведенные на фиг.4 r д. соответственно.

В момент времени на стробируюи щие входы триггеров 2 и .3 с выхода блока 9 синхронизации поступает строб-импульс с задержкой Т, величина которой не превьппает периода Т следования тактовых импульсов (фиг,4е). С выхода формирователя 25 контрольных сигналов блока 10 (фиг.2) на второй вход формирователя 11 импульсов поступает сигнал установки формирователя н третье состояние, Независимо от сигнала на первом входе формирователя ll в момент времени осуществляется перевод его в третье состояние, при котором формирователь 11 импульсон отключен от вывода контролируемой БИС, являющегося ее выходом. В этом случае контролируемая БИС является источником сигнала по рассматриваемому выводу и формирует выходной сигнал, поступающий на входы усилителя 16 и 17 блока аналоговых компараторов (фиг.4 ж) . °

В блоке 1 аналоговых компараторов происходит сравнение этого сигнала с уровнями "1" и "0", задаваемыми источниками ll 1, П 2 опорных напряжений, По достижении контролируемым сигналом уровня "0 срабатывает усилитель 17 блока I аналоговых компараторов (фиг.4ж, момент времени t>), и на ныходе усилителя 17 формируется сигнал "1", поступающий на информационный вход триггера 3 (фиг.4 и) . Аналогичным образом по достижении контролируемым сигналом уровня "1" срабатывает усилитель 16 (фиг.4ж, момент времени t ) и на его выходе формируется сигнал уровня "0", поступающий на информационный вход триггера 2 (фиг,4к), 30

По переднему фронту строб-импульса, поступающего на стробирующие нходы триггеров 2 и 3, осуществляется запись информации, установленной на информационных входах этих триггеров. На выходах триггеров 2 и 3 устанавливаются сигналы (фиг,4 л, м соответственно). Эти сигналы поступают на первые входы элементов И 18 и 19 блока 8 коммутации, на вторые входы которых подаются сигналы эталонной информации с прямого и инверсного выходов триггера 4 ° С момомента времени t до момента

1 времени t через блок 8 коммутации проходит сигнал с выхода триггера 3 — информация аналогового компаратора нижнего уровня, так как сигнал с инверсного выхода триггера 4 разрешает прохождение информации с выхода триггера 3. В интервале времени -t через блок 8 коммутации проходит йнформация с ныхода триггера 2.

Сигнал с выхода блока 8 коммутации (фиг,4н) поступает на первый вход элемента ИЛИ 30 логического коммутатора 12. В интервале времени на первый вход логического элемента ИЛИ 31 с выхода триггера 5 поступает сигнал маскирования ("лог,l"), разрешающий прохождение информации с выхода блока 8 коммутации на информационный вход триггера 6 (через логические элементы

ИЛИ 30 и 34). Фиксирование этой информации осушестнляется по переднему фронту импульсов, проходящих с выхо" да блока 7 задержки на стробирующий вход триггера 6 (фиг,4, моменты нремени t» Т, t,, t ). В интерва8 ле времени t -t, на первый вход элемента ИЛИ 31 логического коммутатора 12 с выхода триггера 5 поступает сигнал "лог."О", запрещающий прохождение сигналов с выхода блока 8 коммутации на вход триггера 6 через элементы ИЛИ 30 и 34 логического коммутатора 12. В интервале времени t„-ts на вход элемента ИЛИ 31 с ныхода триггера 5 снова приходит сигнал разрешения прохождения информации с выхода блока 8 коммутации через элементы ИЛИ 30 и 34 логического коммутатора на информационный вход триггера 6. Сигналы на выходе логического коммутатора 12 будут появляться лишь н интервалах времени t,-t, 1291905 8

15

50

Сигналы на выходе логического коммутатора 12 в режиме "Контроль" приведены на фиг.4п. В момент времени по переднему фронту импульса с выхода блока 7 задержки на выходе триггера 6 устанавливается "1" — сигнал

"Брак", свидетельствующий о неисправности проверяемой БИС (фиг,4p).

Это означает, что контролируемая импульсная последовательность сигналов не соответствует по своим уровням заданным значениям "0" и "1" или своему ожидаемому местонахождению, фиксируемому строб-импульсом, поступающим с выхода блока 7 задержки на стробирующий вход триггера 6.

Режим Считывание".

Этот режим позволяет по заведомо годной БИС составить таблицу истинности. Перед установкой заведомо годной БИС в контактный блок 14 осуще< твляется запись информации в блок

10 тестовых последовательностей из вычислительного блока 13: устанавливаются стартовый и стоповый адреса формирователя 23 адресов, в блок 24 оперативной памяти записывается информация контрольных сигналов, причем в ячейки, хранящие эталонную информацию, записывают "0". Формирователь 25 контрольных сигналов устанавливается в режим, необходимый для проверки заведомо годной БИС. Как и в режиме "Контроль" осуществляется установка уровней опорных напряжений

U,„1, U,„2 в блоке 1 аналоговых компараторов, напряжений верхнего

П и нижнего U„ уровней формирователя 11, Аналогично режиму "Контроль" заносится информация в блок 9 синхронизации о временных соотношениях формируемых тактовых и строб-импульсов. Логический коммутатор !2 устанавливается в режим "Считывание, при котором из вычислительного блока

13 на вход элемента ИЛИ 26 подается

"1", а на вход элемента ИЛИ 27 — "0".

Тем самым блокируется элемент ИЛИ 32, .Триггер 6 сброшен, После установки заведомо годной

БИС в контактное устройство 14 осуществляется запуск блока 9 синхронизации. Далее работа устройства в режиме "Считывание" аналогична режиму "Контроль". При этом на выходе триггера 6 формируется таблица истинности; При отсутствии сигнала маски ("0" на выходе триггера 51 интервал времени t, - t, на информационный вход триггера 6 поступает информация с прямого выхода триггера 4 через элементы KIH 33 и 35 логического коммутатора 12, а при наличии сигнала маски в интервалы времени 1 -t t

1 5 1 Я на информационный вход триггера 6 происходит информация с выхода блока 8 коммутации через элементы ИЛИ

30 и 34 логического коммутатора 12, Как видно из фиг.4с, в момент времени t в триггер 6 по переднему фронту строб-импульса с блока 7 задержки подается "0" с выхода блока 8 коммутации, в моменты времени эталонная информация с прямого выхода триггера 4, причем в момент времени t z подается "1", а в момент времени t, — "0", В момент времени в триггер 6 снова подается "1" с выхода блока 8 коммутации через элементы логического коммутатора 12 так как в этот момент присутствует сигнал маскиро- вания на выходе триггера 5 — уровень "1", Сигнал на выходе триггера 6 показан на фиг.4т. При установке с каждым пуском стопового адреса формирователя 23 адресов на выходе триггера 6 формируется полная таблица истинности для заведомо годной БИС, которая (таблица) используется в последующем при контроле подобных БИС, Эту информацию записывают посредством средств, подключенных к выходной клемме 15 (магнитную ленту, диск и т.п.), хранят и используют в готовом виде для контроля однотипных БИС. При этом нет необходимости в дополнительной обработке информации (компоновке массивов) и логических операциях преобразования, что также повышает достоверность информации и, следовательно, достоверность контроля.

Режим "Проверка эталонной информации".

Этот режим позволяет оперативно контролировать эталонную информацию на рабочей частоте проверки БИС и в случае необходимости оперативно изменять .ее, Как и в вьппеописанных режимах работы, в режиме "Проверка эталонной информации" осуществляется запись информации из вычислительного блока 13 в блок 9 синхронизации и в блок 10 тестовых последовательностей, а логический коммутатор 12 ус12 91 ч11

9 танавливается в режим "ПровРрка эталонной информации", для чего на вход элемента ИЛИ 26 подается "0", а на вход элемента ИЛИ 27 — "!" ° При этом блокируются элементы ИЛИ 30, 31, 33 и 35 логического коммутатора 12 и на его выходе устанавливается информация с прямого выхода триггера 4 независимо от сигналов с выхода блока 8 коммутации и сигналов маскироf0 вания с выхода триггера 5. Сигнал на выходе логического коммутатора 12 в режиме "Проверка эталонной информации" приведен на фиг.4у. В моменты

15 времени t,,t,,t,,t по переднему

5 Ю фронту импульсов, приходящих с блока 7 задержки на стробирующий вход триггера 6, в последнем осуществляется фиксирование этой информации.

На выходе триггера 6 формируется Риг* 20 нал, показанный на фиг.4ф. Этот сигнал поступает на информационную обработку в вычислительный блок 13„ который определяет правильность записи эталонной информации в блоке 24 оперативной памяти.

Режим "Проверка сигналов маскирования", Аналогично режиму "Проверка эта- 30 лонной информации" в блок 9 синхронизации и блок 10 тестовых последовательностей заносится информация из вычислительного блока 13. Устанавливается режим "Проверка сигналов мас- 35 . кирования в логическом коммутаторе

12, При этом на входы логических элементов ИЛИ 26 и 27 логического коммутатора 12 из вычислительного блока 13 поступает "1", элементы ИЛИ 40

30, 32, 33, 35 блокируются, и на выходе логического коммутатора 12 устанавливается сигнал с выхода триггера 5 независимо от сигналов с выхода блока 8 коммутации и сигнала с 45 прямого выхода триггера 4. Сигнал на выходе логического коммутатора !2 в режиме "Проверка сигналов маскирования" показан на фиг,4х. В моменты времени t --t эта информация по пе- 50

5 8 реднему фронту сигналов с выхода блока 7 задержки фиксируется в триггере 6 (фиг„4n), с выхода которого поступает в вычислительньш блок 13, где проверя тс на соответствие . 55 эталонной информации, Тем самым, на рабочей частоте IIpnверяемого БИС ко тролирчются все служебные сHI IIàJIM, с помощью которых

10 осушествля т< я контроль БИС, что позволяРт увРличить достОВРрность контроля

Таким образом, в устройстве для функционального контроля БИС по сравнению с известным устройством помимо режима "1(онтроль" реализуются JIQIIQJI нительные режимы самоконтроля, позволяющие в реальном масштабе времени осуществить проверку правильности записи информации (контрольных эталонных сигналов и сигналов маскирования в оперативной памяти, а также по заведомо годной (эталонной БИС) составить достоверную таблицу истинности для однотипных контролируемых

БИС.

Ф о р м у л а и з обретения

1. Устройство для функционального контроля больших интегральных схем, содержашее контактный блок и блок компараторов, соединенные входами между собой, блок компараторов первым и вторым выходами соединен соответственно с D — входами первого и второго D-триггеров, соединенных Свходами между собой, прямыми выходами соответственно с первым и вторым входами блока коммутации, соединенного третьим и четвертым входами соответственно с прямым и инверсным выходами третьего D-триггера, у которого С-вход подсоединен к С-входу четвертого D-триггера и к входу блока задержки, подсоединенного выходом к С-входу пятого D-триггера, выход которого является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля за счет проверки правильности используемых при контроле эталонных сигHBJIQB H cHIHBJIQB маскирования, в устройство введены вычислительный блок, блок тестовых последовательностей, блок синхронизации, формирователь импульсов и логический коммутатор, причем выход формирователя импульсов соединен с входом контактного блока, первый и второй управляющие входы — соответственно с первым H вторым выходами блока тестовых последовательностей, первый и второй сигнальные входы — соответственно с первым и вторым входами устройства, первый выход блока синхронизации соединен с С-входом иер5 0

f5

35

45

55

11 129 вого l> -триггера, второй выход и первый вход — соответственно с первым входом и третьим выходом блока тестовых последовательностей, а вторые входы — с соответствующими выходами вычислительного блока, соединенного входом с выходом пятого D триггера, соединенного Э -входом с выходом логического коммутатора, соединенного первым входом с выходом блока коммутации, вторым и третьим входами — с соответствующими выходами вычислительного блока, четвертым и пятым входами — соответственно с прямым выходом третьего и прямым выходом четвертого D-триггера, Dвходы которых соединены соответственно с четвертым и пятым выходами блока тестовых последовательностей, соединенного вторыми входами с соответствующими выходами вычислительного блока, третьим входом — с третьим выходом блока синхронизации и с Свходом третьего D-триггера, 2. Устройство по п,1, о т л и ч аю щ е е с я тем, что блок тестовых последовательностей содержит формирователь адресов, первый вход которого является соответствующим первым входом блока и соединен с первым входом формирователя контрольных сигналов, второй вход которого является соответствующим первым входом блока, выходы являются соответственно. первым и вторым выходами блока и третьи входы соединены с первыми выходами блока оперативной памяти, вторые выходы которого являются соответственно четвертым и пятым выходами блока, первые входы являются соответственно четвертыми входами формирователя контрольных сигналов и вторыми входами формирователя адресов, соединенного первыми выходами с вторыми входами блока оперативной памяти, второй выход формирователя адресов является третьим выходом блока, 3. Устройство по п,1, о т л и ч а ю щ е е с я тем, что блок компараторов содержит первый и второй дифференциальные усилители, первые входы которых являются входами блока, вторые входы соединены с соответству1ощими шинами опорных напряжений, выходы являются первым и вторым выходами блока соответственно.

4, Устройство по п.1, о т л ич а ю щ е е с я тем, что блок ком1Ю 12 мутации содержит первый элемент И, первый и второй входы которого являются первым и третьим входами блока, второй элемент И, первый и второй входы которого являются вторым и четвертым входами блока, а выход соединен с первым входом первого элемента ИЛИ, выход которого является входом блока, а второй вход соединен с выходом первого элемента И.

5. Устройство по п,1, о т л и ч а ю m е е с я тем, что логический коммутатор сод ржит второй элемент

ИЛИ, вход которого является вторым входом логического коммутатора, прямой выход соединен с первым входом третьего элемента ИЛИ, инверсный выход — с первым входом четвертого элемента ИЛИ, соединенного вторым входом с первым входом пятого элемента ИЛИ и с прямым выходом шестого злемента ИЛИ, вход которого является третьим входом логического компаратора, а инверсный выход соединен с вторым входом третьего элемента ИЛИ, инверсным выходом соединенного с первым входом седьмого элемента ИЛИ, прямым выходом — с первым входом

З0 восьмого элемента ИЛИ, второй вход которого является четвертым входом логического коммутатора и соединен с первым входом девятого элемента

ИЛИ, второй вход которого соединен с прямым выходом четвертого элемента

ИЛИ и с первым входом десятого элемента ИЛИ, вторым входом соединенного с выходом девятого элемента ИЛИ, третьим входом — с прямым выходом седьмого элемента ИЛИ, второй вход которого является пятым входом логического коммутатора, а инверсный выход соединен с первым входом одиннадцатого элемента ИЛИ, выход которого соединен с выходом десятого элемента ИЛИ и является выходом логического коммутатора, а второй вход одиннадцатого элемента ИЛИ соединен с выходом восьмого элемента ИЛИ, третий вход — с выходом пятого элемента

ИЛИ, второй вход которого является первым входом логического коммутатора.

6. Устройство по и.1, о т л и ч а ю щ е е с я тем, что вычислительный блок содержит блок согласования, вход которого является входом вычислительного блока, выходы " вы13 l3 11905 14 ходами вычислительного блока, а дву- направлeHHhwH выводами электронной направленные выводы соединены с дву- вычислительной машины.

Фиг.1

4 о З Г

Ц оь

К

Ду

Фиг.2

t I

4Q о ф»

4Е„ с с

Ър

=Л

Ф триггеру 4

/ триггеру 5

4 блоку 9 синхронизаЦИЦ

1291905 и

Ъ ь

Риг. 3 а б

6 г д а м з

Ю л и в и

Р с ф

Ф

Составитель Н. Главизнина

Техред Л.Сердюкова Корректор В. Бутяга

Редактор В, Иванова

Заказ 228/44 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

112025, Москва, Ж-35, Раушская наб., д,4/6

П оизводственно-полиграфическое предприятие, r Ужго о л. Проектная, 4 рои в р др у