Способ изготовления матричного накопителя для постоянного запоминающего устройства

Способ изготовления матричного накопителя для постоянного запоминающего устройства

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к технологии изготовления полупроводниковых интегральных микросхем. Целью изобретения является повышение выхода годных за счет уменьшения подтрзпливакия второго и третьего диэлектрических слоев и над краями поликремниевых электродов. За счет подачи высоких положительных напряжений на управляющие затворы и стоки выбранных запоминающих транзисторов (низкое - на истоки адресных ЩЦ1- транзисторов) через них протекают токи, инжектируя горячие электроны в запоминающих транзисторах, которые захватываются поликремниевыми электродами, увеличивал величину порогового напряжения запоминающих транзисторов до величины 6-9 В ч более. 10 ил. Ш

СООЗ СОВЕТСних

СОа1АЛИСтИЧЯСИИК

РЕСПУБЛИН (51) 5 С 11 С 11/40

Н А BTOPCHGIVIV СВИДЕТЕЛЬСТВУ да годных за счет уменьшения подтравливания второго и третьего диэлектрических слоев и над краями поликремниевых электродов. За счет подачи высоких положительных напряжений на управляющие затворы и стоки выбранных запоминающих транзисторов (низкое — на истоки адресных ИДНтранзисторов) через них протекают токи, инжектируя "горячие" электро. ны в запоминающих транзисторах, которые захватываются полнкремниевыми электродами, увеличивая величину порогового напряжения запоминающих транзисторов до величины 6-9 В более, 10 ил, ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОЬ1 КТКНИЯМ И ОТИ1 ЫТИНМ

ПЮ П Нт Сои (46) 23.09.92, Бюл. Р 35 (21) 4706546/24 (22) 19.06.89 (72) В.В.Калинин, В.И.Овчаренко и В,Г.Штыров (53) 681.327.66 (088.8) (56) Технический отчет предприятия ..n.é. Х-5936 по теме "Ребус", 1981. (54) СПОСОБ ИЗГОТОВЛЕНИЯ ИАТРИЧНОГО

HAK0IIHTFJM ДЛЯ ПОСТОЯННОГО ЗАПОГЯНАЮЩЕГО УСТРОЙСТВА (57) Изобретение относится к вычислительной технике, в частности к технологии изготовления полупроводниковых интегральных микросхем. Целью изобретения является повышение выхо«

Изобретение относится к вычислительной технике, в частности к технологии изготовления полупроводниковых интегральных микросхем. Оно может быть использовано для изготовления матричного накопителя электрически программируемого постоянного запоминающего устройства {СППЗУ) на лавинно-инжекционных транзисторах с плавающими и управляющими затворами, нашедшими применение в блоках вычислительных машин, в устройствах автоматики, Целью изобретения является повышение выхода годных за счет уменьшения подтравливания второго и третьего диэлектрических слоев под и над краями поликремниевых электродов...SU 162&73 À1

На фиг. 1 схематически изображен матричный накопитель на восьми запоминающих элементах; на фиг.2 — сечение А-А на фиг.1; на фнг,3 — сечение Б-Б на фиг.!; на фиг,4-10 — различные стадии изготовления этого матричного накопителя.

На чертежах использованы следующие условные обозначения: полупроладниконая подложка 1 первого типа проводимости, диэлект.рмческий слой 2 из двуокиси кремния BepHoEч маски уВТ1 электрический слой .3:пэ нитрила кремнияя первой маски, первый диффузионный слой 4 первого типа проводимости, первый цизлектрнческий слой 5 из двуокиси кремния, второй диффузионный слой

6 первого тгп а проводимости, второй диэлектрический слой 7 пз двуокиси

1628 735 кремния, первый поликремниевый легированный слой, поликремниевые шины, полнкремниевые электроды 8, третий диэлектрический слой 9, второй поликремниевый легированный слой, адрес" ные поппкремниевые шины 10, третья маска иэ фотореэистинного слоя 11, третий диффузионный слой 12 второго типа проводимости, четвертый диэлектрический слой 13 иэ фосфоро-силикатного стекла, металлический слой, разрядные металлические шины 14 .

При изготовлении матричного нако» пителя наносят на поверхность полупровоцииковой подложки 1 первого типа проводимости первую маску иэ диэлектрических слоев 2, 3 из двуокиси кремния н нитрида кремния соответст-. венно, легируют через отверстия маски примесью для образования первого диффузионного слоя 4 первого типа . проводимости (см, фнг.4), HQHGcHT первый диэлектрический слой 5 из двуокиси кремния на .поверхность полупроводниковой подложки удаляют первую маску, проводят легнронанке примесью для обраэовмпит второго диффузионного слоя б первого тица проноднмостн (см, фиг, 5) . Наносят второй диэлектоический слой 7 иэ двуокиси кремния на поверхность . ,полупроводниковой подложки f, наносят первый легированный слой кэ поликремния на поверхности первого и нторого диэлектрических слоев 5, 7 н формируют в нем I,åpâûe, вторые края поликремниевых электродов 8 (см. фиг. 6, сечение Л-Л} и их четвертые края (см. фиг.б, сечение Ь-Б), снимают второй диэлектрический слой до поэупрnBодниконoH подложки IM областях, свободных от попикремниевых электродов 8 (см. фиг,7) и наносят третий диэлектрический слой 9 на по- лерхности,поликремниеных электродов 3., 8, первого и торцов второго диэлект- . рических слоев 5, 7 (см. фиг. 8), на поверхность слоя 7 наносят второй легированный cJIQA иэ поликремния,формируют в нем одни края адресных полит кремниевых шин 10, торцы в третьем диэлектрическом слое 9 и третьи края поликремниеных электродов 8, совмещенные с одними краями адресных поликремниевых. шин 10 (см. фиг. 9).

Наносят вторую маску из фотореэис- тинного слоя 11 на поверхности адрес- ных поликремниеных шин 1О, первого и второго диэлектрических слоев 5, 7, на края с одной стороны адресных поликремниевых шин 10, торцы третьего. диэлектрического слоя 9, третьи края поликремниевых электродов 8, проводят через маску травление адресных поликремниевых шин,10, формируют их другие края и затем проводят трав10 ление первого диэлектрического слоя

5 до поверхности полупроводниковой. подложки 1 (см. фиг. 10, сечение В-В).

После удаления второй маски из слоя 11 фоторезиста проводят легиро15 ванне примесью для образования третьего диффузионного слоя 12 второго типа проводимости, наносят четвертый диэлектрический слой 13 из фосфоросиликатного стекпа на поверхности ад20 ресных поликремниевых шин 10, полупроводниковой подложки t первого ди- электрического слоя 5, края адресных поликремниевых шин 1О, торцы третье4 . го диэлектрического слоя 9, края по-.

25 ликремниевых электродов 8, формируют в четвертом диэлектрическом слое 13 отверстия, наносят металлический слой

14 на поверхность четвертого диэлект- рического слоя 13, полупроводниковой подложки 1, формируют в нем разрядные металлические шины 14.

Матричный накопитель выполнен на лавинно-инжекционных электрически программируемых запоминающих транзисто35 рах с плавающими и управляющими затворами, сохраняющие информацию при отключении источника питания, стираемые облучением их ультрафиолетовым излучением, включенные последовательно с адресными ИДЛ-транзисторами, Поликремниевые электроды 8 являются плавающими затворами, адресные шины 10 — управляющими затворами запоминающих транзисторов и затворами адресных МДП-транзисторов, третий диффузионный слой 12 второго типа проводимости, с которым соединены разрядные металлические шины 14, является стоком запоминающих траМзисторов, третий диффузионный слой 12 второго типа проводимости, размещенный между адресными поликремниевыми шинами 1О, является истоком адресных

ИЯ1-транзисторов, общей шиной матричного накопителя, Работа матричного накопителя заключается в следующем, После длительного (30 ьин} облучения матричного накопителя ультрафиолетовым и элучением

28735

5 16 пороговые напряжения всех запоминающих транзисторов низкие (1-2 В),так как с поликремниевых электродов уда-: лен заряд электронов, Дпя программирования выбранных запоминающих транзисторов на выбранную адресную поликремниевую шину 1.0 подают высокое положительное импульсное напряжение (12 В, 10 мс), íà ос, тальные адресные поликремниевые шины 10 - нулевое напряжение.

На, выбранные разрядные металлические шины 14 подают через нагрузки s аналогичные положительные высокие импульсные напряжения, на невыбранные разрядные металлические шины !4 — ну» левое напряжение.

На общую диффузионную шину (12) второго типа проводимости подают нулевое или низкое положительное напря-. жение (1-2 В) относительно полупроводниковой подложки 1, 3а счет подачи высоких положительных напряжений на управляющие затворы и стоки выбранных запоминающих транзисторов (низкое — на истоки адресных ИДП-транзисторов) через них протекают токи, инжектируя "горячие" электроны в запоминающих транзисторах, которые захвать1ваются поликремниевыми электродами, увеличивая величину порогового напряжения запоминающих транзисторов до величины б

9 В и более.

Состояния остальных запоминающих транзисторов сохраняются неизменными из-эа нулевого напряжения или на адресных поликреиниевых шинах 10 или разрядных металлических шинах 14.

В режиме считывания информации на выбранные и невыбранные запоминающие транзисторы подается положительное импульсное напряжение аналогично, как при программировании, но малой величины и длительности (+5 В, 300 нс).

Если напряжение на управляющем затворе выбранного запоминающего транзистора не превышает (превышает) величины порогового напряжения, то через них и выбранные разрядные шины

14 ток не протекает (протекает), что эквивалентно нулевому (единичному) состоянию выбранных запомина1ощих транзистОров е

Основным преимуществом предложенного способа изготовления матрнчноГо накопителя является повышение выхода годных за счет исключения подтравли-. вания второго н третьего диэлектрических слоев под и над четвертыми краями поликремниевых электродов, так как четвертые края полнкремниевых электродов сформированы до формирования адресных полнкремнневых шпн и удалены от их краев, и кроме того, повышение быстродействия прн считывании информации за счет включения адресноГО ИДП-транзистора послЕдонательно с запоминающим транзистором.

В результате этого обеспечивается повышение тока ячейки памяти в 2-3 раза в режиме считывания информации, увеличение напряжения отпирания по стоку при более высокой передаче на11ряження со стока на поликремниевый электрод

20 для запоминающего транзистора, что позволяет улучшить программирующие и маскирующие свойства запоминающего транзистора, также приводящие к увеличению выхода годных.

25 В настоящее время отрабатывается схемотехника и технология изготовления по предлагаемому способу СППЗУ с информационной емкостью 65 кбнт с площадью ячейки памяти 36 мкм при

30. 2 мкм норме проектирования, разрабатываются дополнительные фотошаблоны вместо имеющихся для экспериментального подтверждения улучшения технических характеристик, в том числе .

35 быстродействия при считывании нпформации, . улучшения программирующих и маскирующих свойств. Обеспечивающих повышение выхода годных н надежности работы. формула изобретения

Способ изготовлепня матрнчпогo наKortHTeëÿ для ПОстоянно1 О Заломила. o» 5 щего устройства, включающий нанесение первой маски из диэлектрических слоев из двуокиси кремния н 1111трида

КРЕМНИЯ На ПОВЕРХНОСТЬ ПОЛУпРОВОДниковои подложки первого типа проводимости, легирование через Отверстия маски примесью для Образования ïåðвого диффузионного слоя первого тина проводимости, на1ьесенне первого диэлектрического слоя иэ двуокиси кремния HG поверхность полупроводниковой подложки, удаление первой маски, легированке примесью для Обр3зованил второГО диффузионного слоя первого

1 типа проводимости,. I13 pec OHifc BTopoI o

1628735. диэлектрического слоя из двуокиси кремния на поверхность полупроводниковой подложки, нанесение первого легированного слоя иэ поликремния. на поверхности первого и второго диэлектрических слоев и формирование в нем первых и вторых краев поликремниевых электродов, иапесеиие третьего ди.электрического слоя на понерхность щ поликреиниевых электродов, нанесение второго легированнОго слоя цз пОликремния на поверхности перьвого и третьего диэлектрических слоев, формирование в ием одних краев адресных поликремниевых иии, Одних торцов в третьем диэлектрическом слое, третьих краев поликре п иевых электродов, совмещенных с одними краями адресных поликремниевых пин, нанесение второй маски иэ слоя фоторезиста на поверх» ности первого и второгО диэлектрических слоев и адресных поликремниевых шин, с одной стороны на края адресных поликремииевых шин, торцы третьего ди-25 электрического слоя, края поликремниевых электродов, травление первого диэлектрического слоя через отверстия этой маски до поверхности полупроводниковой подложки, удаление второй мас-gj ки иэ фоторезиста, легирование через отверстия в диэлектрических слоях примесью для Образования третьего диффузионного слоя второго типа проводимости, нанесение четвертого диэлект,рического слон из фосфоро-силикатного стекла на поверхности, адресных поликремниевых шин, полупроводниковой подложки, первого диэлектрического слоя, Формирование в ием отверстий,. нанесение металлического слоя на поверхности четвертого диэлектрического слоя и ,полупроводниковой подложки в отверстиях в четвертом диэлектрическом слое, формирование в нем разрядных металлических шин, о т л и ч а ю щ:и и с я тем, что, с целью повышения выхода годных за счет уменьшения подтравливания второго и третьего диэлектри-, ческих слоев под и иад четвертыми краями поликремииевых электродов, после наиесения первого.поликремниевого слоя одновременно формируют в нем четвертые края поликремниевых электродов, после чего удаляют второй ди.электрический слой на областях, не закрытых поликремниевыми электродами, и наносят третий диэлектрический слой ни поверхность полупроводниковой подложки и четвертые края поликремниевых электродов, после нанесения второй маски из слой фотореэиста формируют другие края адресных поликремниевых шин во.вгором поликремниевом слое, совмещенные с краями первого диэлект- рического слоя., 368735

1628735

1628735 а б

/б г,г б

1á 28735

Составитель Л.AMycbeaa

Редактор В.Фельдман Техред Л.цпийньщ Корректор Т.Малец

Заказ 4059 Тираж Подписное

ВИИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-ÇS, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101