Ячейка однородной структуры

Ячейка однородной структуры

Иллюстрации

Показать все

Реферат

Ячейка однородной вычислительной структуры относится к вычислительной технике и может быть использована для построения однородных вычислительных структур, выполняющих параллельную логическую и арифметическую обработку данных.

Известна также ячейка однородной структуры, авторское свидетельство SU №1501035 А2, содержащая два информационных входа 1, 2, три настроечных входа 3-5, три информационных выхода 7-8, два мультиплексора 9, 10, два элемента ИЛИ 11, 12, два элемента И, триггер 15, шесть элементов ЗАПРЕТ 16-21, элемент ИЛИ-НЕ.

Недостаток заключается в том, что обработка информации производится только в позиционной системе счисления и невозможно хранение информации в ячейке.

Из известных решений наиболее близким по технической сущности является ячейка однородной структуры, авторское свидетельство SU №1573456 А1, содержащая информационные входы 1-5, настроечные входы 6-8, информационные выходы 9-13, мультиплексоры 14, 15, элементы И 16-20, элементы ИЛИ 21-25, элемент ЗАПРЕТ 26-32, сумматор 33.

Предлагаемое изобретение направленно на повышение функциональных возможностей ячейки, за счет реализации операции хранения и обработки информации в непозиционной системе счисления.

Это достигается тем, что в ячейку однородной вычислительной структуры, содержащей первый, второй, третий элементы ЗАПРЕТ, первый, второй, третий элементы И, первый и второй элементы ИЛИ, дополнительно введены с целью расширения функциональных возможностей за счет реализации арифметических операций над непозиционными типами данных и возможности хранения информации первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой управляющие входы, первый, второй, третий информационные входы, первый, второй, третий, четвертый, пятый управляющие выходы, первый и второй информационные выходы, первый и второй триггеры, четвертый, пятый, шестой, седьмой элементы ЗАПРЕТ, третий элемент ИЛИ, сумматор, причем первый управляющий вход соединен с прямым входом первого элемента ЗАПРЕТ и с первым управляющим выходом, второй управляющий вход соединен с третьим прямым входом четвертого элемента ЗАПРЕТ, со вторым управляющим выходом, со вторым прямым входом второго элемента ЗАПРЕТ, третий управляющий вход соединен со вторым входом первого элемента И, с инверсным входом четвертого элемента ЗАПРЕТ, с управляющим входом сумматора, с инверсным входом второго элемента ЗАПРЕТ, с четвертым управляющим выходом, со вторым входом третьего элемента И, с инверсным входом пятого элемента ЗАПРЕТ, с первым инверсным входом шестого элемента ЗАПРЕТ, со вторым инверсным входом седьмого элемента ЗАПРЕТ, четвертый управляющий вход соединен с входом разрешения сумматора, с инверсным входом первого элемента ЗАПРЕТ, со вторым прямым входом четвертого элемента ЗАПРЕТ, с первым прямым входом второго элемента ЗАПРЕТ, с третьим управляющим выходом, с первым прямым входом пятого элемента ЗАПРЕТ, со вторым прямым входом шестого элемента ЗАПРЕТ, с первым прямым входом седьмого элемента ЗАПРЕТ, пятый управляющий вход соединен с первым входом второго элемента И, с первым прямым входом третьего элемента ЗАПРЕТ, шестой управляющий вход соединен со вторым входом второго элемента И, с инверсным входом третьего элемента ЗАПРЕТ, с третьим прямым входом пятого элемента ЗАПРЕТ, со вторым инверсным входом шестого элемента ЗАПРЕТ, с первым инверсным входом седьмого элемента ЗАПРЕТ, седьмой управляющий вход соединен с третьим инверсным входом шестого элемента ЗАПРЕТ, со вторым прямым входом третьего элемента ЗАПРЕТ, восьмой управляющий вход соединен с третьим прямым входом седьмого элемента ЗАПРЕТ, первый информационный вход соединен с входом первого слагаемого сумматора, с информационным входом второго триггера, второй информационный вход соединен с первым входом первого элемента И, с информационным входом первого триггера, третий информационный вход соединен с входом переноса сумматора, выход первого элемента ЗАПРЕТ соединен с входом разрешения первого триггера, выход которого соединен с первым прямым входом четвертого элемента ЗАПРЕТ, выход которого соединен с первым входом первого элемента ИЛИ, выход первого элемента И соединен со вторым входом первого элемента ИЛИ, выход которого соединен с входом второго слагаемого сумматора, выход суммы которого соединен с первым входом третьего элемента И, со вторым прямым входом пятого элемента ЗАПРЕТ, с первым прямым входом шестого элемента ЗАПРЕТ, со вторым прямым входом седьмого элемента ЗАПРЕТ, выход переноса сумматора соединен со вторым информационным выходом, выход второго элемента ЗАПРЕТ соединен с входом разрешения второго триггера, выход которого соединен с первым входом второго элемента ИЛИ, выход второго элемента И соединен со вторым входом второго элемента ИЛИ, выход которого соединен с пятым управляющим выходом, выход третьего элемента ЗАПРЕТ соединен с пятым входом третьего элемента ИЛИ, выход седьмого элемента ЗАПРЕТ соединен с четвертым входом третьего элемента ИЛИ, выход шестого элемента ЗАПРЕТ соединен с третьим входом третьего элемента ИЛИ, выход пятого элемента ЗАПРЕТ соединен со вторым входом третьего элемента ИЛИ, выход третьего элемента И соединен с первым входом третьего элемента ИЛИ, выход которого соединен с первым информационным выходом.

Введение новых элементов и связей между ними обеспечивает решение поставленной задачи.

На фиг.1 представлена топология вычислительной структуры на базе ячейки однородной структуры, где CELL - это ячейки однородной вычислительной структуры, А₁-А₃, В₁-В₃, C₁-С₃ первого столбца, B₁-В₃, C₁ второго столбца, B₁-В₃, C₁ третьего столбца - информационные входы однородной вычислительной структуры, Y_IN₁-Y_IN₃, OP₁-ОР₃, ARITH₁-АМТН₃, LOAD₁-LOAD₃, SET₁-SET₃, М₁-М₃, K₁-К₃, Z₁-Z₃ - управляющие входы ОВС, OP_OUT₁-ОР_OUT₃, ARITH_OUT₁-ARITH_OUT₃, LOAD_OUT₁-LOAD_OUT₃, SET_OUT₁-SET_OUT₃, Y_OUT₁-Y_OUT₃ - управляющие выходы, S₁-S₃ и P₁-Р₃ - информационные выходы ОВС.

На фиг.2 представлена структурная схема ячейки однородной структуры, где 1, 2, 6, 7, 8, 9, 31, 32 - управляющие входы, 3, 4, 5 - информационные входы, 10, 11, 13, 14, 30 - управляющие выходы, 12, 33 - информационные выходы, 15, 16, 20, 24, 27, 28, 29 - элементы ЗАПРЕТ, 17, 19, 26 - элементы И, 18 и 21 - триггеры, 22, 23 и 30 - элементы ИЛИ.

На фиг.3 представлен пример выполнения операции загрузки данных в однородную вычислительную среду (на фиг.3 показаны только те связи, которые требуются для выполнения данного режима).

На фиг.4а и 4b представлен пример выполнения операции сложения над числами по заданному модулю и получение результата меньше модуля (на фиг.4а и 4b показаны только те связи, которые требуются для выполнения данного режима).

На фиг.5 представлен пример выполнения операции сложения над числами по заданному модулю и обработка результата больше модуля (на фиг.5 показаны только те связи, которые требуются для выполнения данного режима).

На фиг.6 представлен пример выполнения операции сложения над числами по заданному модулю, получение и обработка результата вышедшего за разрядную сетку модуля (на фиг.6 показаны только те связи, которые требуются для выполнения данного режима).

Ячейка однородной структуры реализует следующую систему логических функций:

где R и Z - соответственно значения сигналов, формируемые на выходах суммы и переноса сумматора 25, а_i, b_i, с_i - соответственно сигналы, подаваемые на одноименные 3, 4, 5 информационные входы ячейки однородной вычислительной структуры, load, set, op, arith - управляющие сигналы для конфигурации ЯОС на выполнение режимов загрузки или выполнения арифметических операций, формируемые, соответственно подаваемые на входы 1, 2, 6, 7, Q₁(t+1), Q₂(t+1) - соответственно состояние выходов триггеров 18, 21 ячейки в момент времени t+1; Q₁(t), Q₂(t) - соответственно состаяние выходов триггеров 18, 21 ячейки в момент времени t;

y_in - управляющий сигнал возможного конечного результата арифметической операции, подается на вход 8;

y_out - управляющий сигнал возможного конечного результата арифметической операции, формируется на выходе 30 ЯОС ОВС;

z - управляющий сигнал, сигнализирует о наличии или отсутствии переносов при выполнении арифметической операции в предыдущем столбце однородной вычислительной структуры, подается на вход 9;

m, k - управляющие сигналы получения результата коррекции, формируются на 31 и 32 управляющих входах ячейки однородной вычислительной структуры;

load_out, set_out, arith_put, op_out - управляющие сигналы для конфигурации ЯОС на выполнение режима настройки, загрузки или выполнения арифметических операций, формируемые соответственно на выходах ОВС 10, 11, 13, 14.

s - выход результата арифметических операций ЯОС ОВС, формируется на выходе 12,

р - выход переноса сумматора ЯОС ОВС и информационный выход 33 ЯОС ОВС.

Основными режимами работы ОИБ структуры являются: режим загрузки, режим выполнения арифметических операций.

Структура из однородных ячеек рассмотренного типа работает следующим образом.

Режим загрузки

В данном режиме решается задача загрузки в столбцы вычислительной структуры числа, биты которого размещаются в триггерах 21 ячеек столбцов ОВС.

Для настройки ОВС на данный режим работы, на управляющий вход LOAD подается активный сигнал "1", на управляющий вход ARITH подается пассивный сигнал "0", а на группу информационных входов b₁-b_n столбцов ОВС подается число, которое необходимое загрузить в ячейки столбцов ОВС, данные сохраняются в триггерах 21 ЯОС ОВС, на все остальные входы ОВС подается пассивный сигнал "0".

Система логических функций, реализуемая каждой ячейкой вычислительной структуры в данном режиме, приведена в табл.1.

Табл.1
Код команды управления загрузкой	Система логических функций
Arith	Load	Q1(t+1)	load_out
0	0	Q1(t)	0
0	1	В	1
1	0	Q1(t)	0
1	1	Q1(t)	1

Пример выполнения режима загрузки показан на фиг.3. На фиг.3 показаны только те связи, которые необходимы для выполнения данной операции, все остальные входы находятся в нулевом состоянии. В данном примере осуществляется загрузка кода 11 11₂ через информационные входы b₁-b₄ ячеек всех столбцов вычислительной структуры, для чего на группу входов b₁-b₄ каждого столбца ОВС подаются биты вектора данных, а на управляющие входы LOAD подается активный сигнал, на управляющий вход ARITH подается сигнал равный "0", в результате значение вектора считывается с группы входов b₁-b₄ в триггеры 21 каждой ячейки столбцов ОВС.

Режим выполнения арифметических операций.

В режиме арифметических операций возможно выполнение операции арифметического сложения чисел по заданному модулю, при этом следует учесть, что предварительно ОВС была настроена на работу по заданному модулю предыдущим режимом работы среды, т.е. произведена загрузка кода модуля во все ячейки ОВС, с которым будет сравниваться результат сложения.

Специфика выполнения операции сложения в модулярной арифметике в том, что после выполнения операции сложения результат следует сравнить с модулем, по которому выполняется операция сложения, и если число вышло за пределы модуля, произвести коррекцию числа, путем вычитания результата сложения из значения модуля, полученная разность и есть истинный результат. Если же результат сложения меньше рабочего модуля, то он принимается за окончательный результат.

Для настройки ОВС на работу в данном режиме на группу управляющих входов ARITH подается сигнал "1", а на группу управляющий входов LOAD подается сигнал "0". На группу управляющих входов op₁-op_n подается управляющий единичный вектор. В результате все столбцы ОВС программируются по каналам настройки op_i-op_out_i на выполнение операции сложения.

Система логических функций для выполнения арифметических операций следующая:

Данные для выполнения операции сложения поступают соответственно на группы входов a₁-a_n и b₁-b_n первого столбца, причем самые младшие биты операндов подаются на входы а и b первой ячейки первой строки, первого столбца соответственно. В результате на группе выходов s₁-s_n первого столбца формируется сумма, а на группе выходов p₁-p_n-1, где n - количество ЯОС в столбце ОВС, первого столбца формируется значение переноса, поступающее на схему управления, которая при наличии хотя бы одного переноса формирует активный сигнал z, равный "1", и сигнализирует о продолжении выполнения заданной операции, в противном случае если после выполнения операции на группе переносов p₁-p_n-1 столбца сформировались нули, что говорит об окончании выполнения текущей операции, в данном случае - операции сложения и формирования управляющего сигнала z, равного "0" (операция сложения продолжается до тех пор, пока не выполнится условие z=0).

При формировании признака окончания операции сложения, за столбцом, в котором получен результат сложения, все последующие столбцы программируются на выполнении операции вычитания, для чего на их управляющие входы op подается сигнал "0", а на управляющий вход set - сигнал "0", кроме управляющего входа set первого из участвующих в вычитании столбцов, на вход set которого подается сигнал "1", в результате чего результат сложения будет сохранен в триггере 18 данного столбца с активным "1" сигналом set и данный результат сложения будет перенаправлен на канал управления результатом y_in-y_out, а на выходах s1-sn - сформируется промежуточный результат вычитания, на группе выходов p₁-p_n-1 - заемы, где n - количество ЯОС в столбце ОВС. Наличие хотя бы одной "1" на группе выходов p₁-p_n-1 сигнализирует о том, что операция вычитания еще не завершена и данный процесс продолжается до тех пор, пока на группе выходов переносов какого-либо столбца не сформируются нулевые состояния, что будет сигнализировать об окончании операции вычитания, дальнейшее направление данных определено тремя вариантами.

По окончании операции вычитания в ОВС на группе информационных выходов s1-sn последнего участвующего в вычитании столбца мы могли получить результат, который по отношению с данными на группе управляющих входов y_out₁-y_out_n являются конечным результатом при выполнении следующих условий:

1. Результат сложения больше модуля, но не больше разрядной сетки модуля, и в данном случае необходима коррекция результата, и результат коррекции является истинным результатом, о данном факте сигнализируют сигналы z=0 - заемов больше нет и операция вычитания завершена и m=0 - заемов в старшем разряде не было и полученный результат вычитания является положительным числом.

2. Результат сложения больше модуля и больше разрядной сетки модуля, и в данном случае необходима коррекция результата, с учетом выхода результата за разрядную сетку, о данном факте сигнализирует "1" с выхода переноса р самой нижней ячейки ОВС, данный факт сформирует управляющий сигнал k=1. Результат коррекции является истинным результатом.

В противном случае, если результат сложения меньше модуля и является истинным результатом, тогда данные на группе управляющих выходов y_out₁-y_out_n являются истинным результатом и именно эти данные перенаправляются на выходы s1-sn ОВС, о данном факте сигнализируют сигналы z=0 - заемов больше нет и операция вычитания завершена и m=1 - произошел заем в старшем разряде и полученный результат вычитания является отрицательным числом.

Рассмотрим примеры всех трех возможных вариантов работы вычислительной среды.

Вариант 1. Представлен на фиг.4а и 4b. Результат меньше модуля и является истинным результатом.

Операнды А=3₁₀=0011₂, B=1₁₀=0001₂. Операция, в данном примере, выполняются по модулю 5₁₀. Первая стадия - сложение А с В и получение промежуточного результата А+В=0100₂. Перед выполнением операции сложения произведена операция загрузки значения модуля в триггеры 21 каждой ячейки ОВС, на группу входов a₁-а₃ первого столбца подан первый операнд А, на группу входов b₁-b₃ первого столбца подан второй операнд В и на управляющие входы arith ячеек ОВС первой строки подается активный сигнал "1", на управляющий вход op₁-op_n ячеек ОВС первой строки подается активный сигнал "1" - что программирует все столбцы ОВС по каналам op_i-op_out_i на выполнение операции сложения. В результате, данная стадия (сложение) производится в первых трех столбцах ОВС, как показано на фиг.4а. Вторая стадия - сравнение полученного результата с модулем (А+В)-М, сохраненным в триггере 21 ячеек четвертого столбца вычислительной структуры, для чего все ячейки четвертого и последующих столбцов настраиваются на выполнение операции вычитания, для чего на управляющие входы ор четвертого, пятого и всех последующих столбцов подается сигнал "0", что настраивает данные столбцы на выполнение операции вычитания, на управляющий вход set четвертого столбца подается "1", что направляет данные с группы входов а1-an четвертого столбца не только на вход первого слагаемого сумматора ячеек данного столбца, но и на группу выходов y_out_i-y_out₃ ЯОС четвертого столбца ОВС. В результате, фиг.4b, на группе выходов s₁-s₃ седьмого столбца был получен результат вычитания (А+В)-М=111₂, о чем свидетельствует признак z=0, а признак наличия заема из самого старшего разряда вычитаемого m=1, сформированный на выходе р₃ шестого столбца, показывает, что результат вычитания отрицателен, и перенаправит данные с группы управляющих входов y_out₁-y_out_n ЯОС седьмого столбца ОВС на группу выходов s₁-s_n восьмого столбца - эти данные и есть конечный результат сложения.

Вариант 2. Представлен на фиг.5. Результат больше модуля, но не больше разрядной сетки модуля, и в данном случае необходима коррекция результата, и результат коррекции является истинным результатом.

Операнды A=4₁₀=100₂, В=2₁₀=011₂. Первая стадия - сложение А с В и получение промежуточного результата А+В=111₂. Операция, в данном примере, выполняется по модулю 5₁₀. Первая стадия - сложение А с В и получение промежуточного результата A+B=0111₂. Перед выполнением операции сложения произведена операция загрузки значения модуля в триггеры 21 каждой ячейки ОВС, на группу входов a₁-а₃ первого столбца подан первый операнд А, на группу входов b₁-b₃ первого столбца подан второй операнд В и на управляющие входы arith ячеек ОВС первой строки подается активный сигнал "1", на управляющий вход op₁-op_n ячеек ОВС первой строки подается активный сигнал "1" - что программирует все столбцы ОВС по каналам op_i-op_out_i на выполнение операции сложения. В результате, данная стадия (сложение) производится в первом столбце ОВС, как показано на фиг.5. Вторая стадия - сравнение полученного результата с модулем (А+В)-М, сохраненным в триггере 21 ячеек второго столбца вычислительной структуры, для чего все ячейки второго и последующих столбцов настраиваются на выполнение операции вычитания, для чего на управляющие входы ор второго, третьего и всех последующих столбцов подается сигнал "0", что настраивает данные столбцы на выполнение операции вычитания, на управляющий вход set второго столбца подается "1", что направляет данные с группы входов а₁-а₃ второго столбца не только на вход первого слагаемого сумматора ячеек данного столбца, но и на группу выходов y_out₁-y_out₃ ЯОС второго столбца ОВС. В результате на группе выходов s1-s3 второго столбца был получен результат вычитания (А+В)-М=010₂, о чем свидетельствует признак z=0, а признак отсутствия заема из самого старшего разряда вычитаемого m=0, сформированный на выходе р₃ второго столбца показывает, что результат вычитания на группе выходов s1-s3 второго столбца ОВС положителен - эти данные и есть конечный результат сложения.

Вариант 3. Представлен на фиг.6. Результат больше модуля и больше разрядной сетки модуля, и в данном случае необходима коррекция результата, с учетом выхода результата за разрядную сетку. Результат коррекции является истинным результатом.

Операнды А=4₁₀=100₂, В=5₁₀=100₂. Первая стадия - сложение А с В и получение промежуточного результата А+В=1001₂.

Операция, в данном примере, выполняется по модулю 5₁₀. Первая стадия - сложение А с В и получение промежуточного результата А+В=1000₂. Перед выполнением операции сложения произведена операция загрузки значения модуля в триггеры 21 каждой ячейки ОВС, на группу входов a₁-а₃ первого столбца подан первый операнд А, на группу входов b₁-b₃ первого столбца подан второй операнд В и на управляющие входы arith ячеек ОВС первой строки подается активный сигнал "1", на управляющий вход op₁-op_n ячеек ОВС первой строки подается активный сигнал "1" - что программирует все столбцы ОВС по каналам ор_i- op_out_i на выполнение операции сложения. В результате, данная стадия (сложение) производится в первом столбце ОВС, как показано на фиг.5, заметим, что в результате операции сложения на выходе переноса р₃ первого столбца сформировался сигнал "1", что говорит о том, что результат вышел за разрядную сетку, в результате сформировался управляющий сигнал k=1. Вторая стадия - сравнение полученного результата с модулем (А+В)-М, сохраненным в триггере 21 ячеек второго столбца вычислительной структуры, для чего все ячейки второго и последующих столбцов настраиваются на выполнение операции вычитания, для чего на управляющие входы ор второго, третьего и всех последующих столбцов подается сигнал "0", что настраивает данные столбцы на выполнение операции вычитания, на управляющий вход set второго столбца подается "1", что направляет данные с группы входов а1-а3 второго столбца не только на вход первого слагаемого сумматора ячеек данного столбца, но и на группу выходов y_out₁-y_out₃ ЯОС второго столбца ОВС. В результате выполнения операции вычитания, на группе выходов s₁-s₃ четвертого столбца был получен результат вычитания (А+В)-М=011₂, о чем свидетельствует признак z=0, а признак отсутствия переполнения разрядной сетки модуля k=1, сформированный на выходе р₃ второго столбца, показывает, что результат вычитания на группе выходов s1-s3 второго столбца ОВС положителен - эти данные и есть конечный результат сложения.

Ячейка однородной вычислительной структуры для выполнения логических и арифметических операций, содержащая первый, второй, третий элементы ЗАПРЕТ, первый, второй, третий элементы И, первый и второй элементы ИЛИ, отличающаяся тем, что она содержит первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой управляющие входы, первый, второй, третий информационные входы, первый, второй, третий, четвертый, пятый управляющие выходы, первый и второй информационные выходы, первый и второй триггеры, четвертый, пятый, шестой, седьмой элементы ЗАПРЕТ, третий элемент ИЛИ, сумматор, причем первый управляющий вход соединен с прямым входом первого элемента ЗАПРЕТ и с первым управляющим выходом, второй управляющий вход соединен с третьим прямым входом четвертого элемента ЗАПРЕТ, со вторым управляющим выходом, со вторым прямым входом второго элемента ЗАПРЕТ, третий управляющий вход соединен со вторым входом первого элемента И, с инверсным входом четвертого элемента ЗАПРЕТ, с управляющим входом сумматора, с инверсным входом второго элемента ЗАПРЕТ, с четвертым управляющим выходом, со вторым входом третьего элемента И, с инверсным входом пятого элемента ЗАПРЕТ, с первым инверсным входом шестого элемента ЗАПРЕТ, со вторым инверсным входом седьмого элемента ЗАПРЕТ, четвертый управляющий вход соединен с входом разрешения сумматора, с инверсным входом первого элемента ЗАПРЕТ, со вторым прямым входом четвертого элемента ЗАПРЕТ, с первым прямым входом второго элемента ЗАПРЕТ, с третьим управляющим выходом, с первым прямым входом пятого элемента ЗАПРЕТ, со вторым прямым входом шестого элемента ЗАПРЕТ, с первым прямым входом седьмого элемента ЗАПРЕТ, пятый управляющий вход соединен с первым входом второго элемента И, с первым прямым входом третьего элемента ЗАПРЕТ, шестой управляющий вход соединен со вторым входом второго элемента И, с инверсным входом третьего элемента ЗАПРЕТ, с третьим прямым входом пятого элемента ЗАПРЕТ, со вторым инверсным входом шестого элемента ЗАПРЕТ, с первым инверсным входом седьмого элемента ЗАПРЕТ, седьмой управляющий вход соединен с третьим инверсным входом шестого элемента ЗАПРЕТ, со вторым прямым входом третьего элемента ЗАПРЕТ, восьмой управляющий вход соединен с третьим прямым входом седьмого элемента ЗАПРЕТ, первый информационный вход соединен с входом первого слагаемого сумматора, с информационным входом второго триггера, второй информационный вход соединен с первым входом первого элемента И, с информационным входом первого триггера, третий информационный вход соединен с входом переноса сумматора, выход первого элемента ЗАПРЕТ соединен с входом разрешения первого триггера, выход которого соединен с первым прямым входом четвертого элемента ЗАПРЕТ, выход которого соединен с первым входом первого элемента ИЛИ, выход первого элемента И соединен со вторым входом первого элемента ИЛИ, выход которого соединен с входом второго слагаемого сумматора, выход суммы которого соединен с первым входом третьего элемента И, со вторым прямым входом пятого элемента ЗАПРЕТ, с первым прямым входом шестого элемента ЗАПРЕТ, со вторым прямым входом седьмого элемента ЗАПРЕТ, выход переноса сумматора соединен со вторым информационным выходом, выход второго элемента ЗАПРЕТ соединен с входом разрешения второго триггера, выход которого соединен с первым входом второго элемента ИЛИ, выход второго элемента И соединен со вторым входом второго элемента ИЛИ, выход которого соединен с пятым управляющим выходом, выход третьего элемента ЗАПРЕТ соединен с пятым входом третьего элемента ИЛИ, выход седьмого элемента ЗАПРЕТ соединен с четвертым входом третьего элемента ИЛИ, выход шестого элемента ЗАПРЕТ соединен с третьим входом третьего элемента ИЛИ, выход пятого элемента ЗАПРЕТ соединен со вторым входом третьего элемента ИЛИ, выход третьего элемента И соединен с первым входом третьего элемента ИЛИ, выход которого соединен с первым информационным выходом.