Способ изготовления полупроводниковых интегральных схем
Патент 760837
Авторы
Классы МПК
Способ изготовления полупроводниковых интегральных схем
Реферат
СПОСОБ ИЗГОТОВЛЕНИЯ ПОЛУПРОВОДНИКОВЫХ ИНТЕГРАЛЬНЫХ СХЕМ, включающий формирование областей скрытого слоя противоположного типа проводимости подложке, маскирование подложки диэлектрической пленкой, вскрытие в ней окон, эпитаксиальное наращивание, диффузию примеси одного типа проводимости с подложкой для формирования базовых областей, диффузию примеси привоположного типа проводимости по отношению к подложке для формирования эмиттера, вскрытие контактных окон, металлизацию, отличающийся тем, что, с целью уменьшения размеров элементов, сокращения технологического цикла и повышения процента выхода годных, вскрытие окон в диэлектрической пленке проводят по периметру скрытого слоя и внутри его, а диффузию примеси для формирования базовых областей осуществляют, предварительно защитив эпитаксиальные монокристаллические области по периметру скрытого слоя до диэлектрической пленки подложки в поликристаллические эпитаксиальные области и одновременно в монокристаллические эпитаксиальные области, расположенные внутри периметра скрытого слоя на глубине не более 2/3 толщины эпитаксиального слоя.
Изобретение относится к микроэлектронике и может быть использовано в производстве интегральных схем. Известен способ изготовления интегральных схем (ИС) с использованием так называемой коллекторно-изолирующей диффузией (КИД), который включает следующую последовательность основных технологических операций: изготовление n+-скрытого слоя на подложке р-типа, эпитаксиальной наращивание пленки р-типа, окисление, вскрытие окон и диффузию фосфора через всю эпитаксиальную пленку до смыкания с n+-скрытым слоем для образования контакта к коллектору и изоляции р-островков кремния, удаление окисла и легирование поверхности эпитаксиальной пленки с одновременным окислением, формирование эмиттера, вскрытие контактных окон и металлизацию. Недостатком этого способа является длительность процесса разделительной диффузии через всю толщину эпитаксиальной пленки. Наиболее близким к изобретению является способ изготовления интегральных схем, включающий формирование областей скрытого слоя противоположного типа проводимости подложке, маскирование подложки диэлектрической пленкой, вскрытие в ней окон, эпитаксиальное наращивание, диффузию примеси одного типа проводимости с подложкой для формирования базовых областей, диффузию примеси противоположного типа проводимости по отношению к подложке для формирования эмиттера, вскрытие контактных окон, металлизацию. Недостатком известного способа изготовления является длительность термических операций для создания изоляции островков кремния р-типа, что приводит к значительному перераспределению примесей скрытого слоя в эпитаксиальную пленку, ухудшая электрические характеристики (над скрытыми слоями образуется область с повышенной дефектностью эпитаксиальной базы). Кроме того, происходит расползание примесей разделительных областей, что увеличивает площадь, которую занимает один элемент. При формировании разделительной диффузии из-за наличия сквозных дефектов в маскирующем покрытии образуются локальные области n-типа проводимости, которые закорачивают эмиттерные области с коллектором, что приводит к снижению процента выхода годных схем. Целью изобретения является устранение указанных недостатков, т.е. повышение процента выхода годных схем, уменьшение размеров компонентов и сокращение технологического цикла. Цель достигается тем, что при изготовлении полупроводниковых интегральных схем, включающих формирование скрытого слоя противоположного типа проводимости подложке, маскирование диэлектрической пленкой подложки, вскрытие в ней окон, эпитаксиальное наращивание, диффузию примеси одного типа проводимости с подложкой для формирования базовых областей, диффузию примеси противоположного типа проводимости по отношению к подложке для формирования эмиттера, вскрытие контактных окон, металлизацию, вскрытие окон в диэлектрической пленке проводят по периметру скрытого слоя и внутри его, а диффузию примеси для формирования базовых областей осуществляют, предварительно защитив эпитаксиальные монокристаллические области по периметру скрытого слоя до диэлектрической пленки подложки в поликристаллических эпитаксиальных областях и одновременно в монокристаллические эпитаксиальные области, расположенные внутри периметра скрытого слоя на глубину, не более 2/3 толщины эпитаксиального слоя. Технологический процесс изготовления интегральных схем по предлагаемому способу и разрез интегральной структуры показаны на фиг. 1-4. На фиг. 1 показан разрез структуры, состоящей из подложки 1 р-типа, сформированного в ней скрытого слоя 2 n-типа, маскирующего диэлектрика 3, в котором вскрыты окно 4, кольцевое окно 5. На фиг. 2 показан разрез структуры, где в скрытых окнах растут монокристаллические области 6 и 7 n-типа проводимости, над диэлектриком поликристаллические области 8 и 9 в едином технологическом процессе. Кольцевая монокристаллическая и частично прилегающая к ней поликристаллическая область локально маскируется диэлектриком 10, немаскированные участки легируют акцепторной примесью по нижней диэлектрической пленки. При этом глубина залегания коллекторного р-n-перехода в монокристаллической области 11 меньше, чем в области 12 (фиг. 3). На фиг. 3 представлен разрез структуры, где области 12 и 11 являются базой, а кольцевая монокристаллическая область разделением и глубоким контактом к коллектору. При формировании базовых областей выращивается окисел 13 кремния, в котором над монокристаллическими областями вскрываются окна 14 меньших размеров, чем окна 5 и 4 (фиг. 1) в нижнем диэлектрике. На фиг. 4 представлен разрез структуры со сформированным омическим контактом к коллектору 15 и эмиттером 16. Далее вскрывают контактные окна к базе и осуществляют металлизированную разводку. Предлагаемое техническое решение позволяет формировать изоляцию компонентов интегральных схем в процессе эпитаксиального наращивания без проведения разделительной диффузии по сравнению с прототипом, что сокращает технологический цикл изготовления, исключает длительные высокотемпературные операции по созданию разделительной диффузии. Отсутствие разделительной диффузии на всю толщину эпитаксиальной пленки, позволяет исключить закорачивание эмиттера с коллектором, что способствует повышению процента выхода годных ИС. Отсутствие бокового перераспределения примеси под диэлектрик, которое составляет примерно толщину эпитаксиальной пленки, позволяет увеличить плотность упаковки интегральных схем. Предварительный расчет технологии транзистора при следующих размерах: ширина вскрываемого окна 4 мкм, ширина металла 8 мкм, расстояние между металлом 4 мкм показывает, что предлагаемое решение позволяет сократить площадь, занимаемую транзистором на 40-50% (880 мкм2 предлагаемое решение, 1760 мкм2 прототип). П р и м е р. Предложенный способ изготовления ИС может быть реализован следующим образом. В подложке 1 р-типа проводимости 0,3-10 Ом/см известным методом формировали скрытые слои 2 с параметрами s 30-40 Ом/, глубиной 2-2,5 мкм. Подложку со скрытыми слоями окисляли при 1000оС в парах воды в течение 40 мин, толщина окисла составляла при этом 0,3-0,35 мкм, и методом фотолитографии вскрывали кольцевое окно 5 и окно 4 внутри кольцевого окна (фиг. 1). Пиролизом моносилана при 950оС проводили наращивание кремния n-типа, при этом на окисле кремния осаждался поликристаллический кремний, а над монокристаллическими областями монокристаллический кремний толщиной 2-2,3 мкм v(монокристалла)1,5 Омсм, эпитаксиальную пленку окисляли в парах воды при 1000оС в течение 40 мин. Методом фотолитографии вскрывали окна под базу (фиг. 2) и при 930оС осуществляли загонку бора с последующим удалением боросиликатного стекла. Поверхностное сопротивление составляло 110-120 Ом/. Разгонку бора (II стадия формирования базовой области) осуществляли при 1050оС в течение 35 мин. Получили следующие параметры: sмонокристаллической части базы 250-260 Ом/ и глубина диффузии 0,68-0,75 мкм, s поликристаллической части базы 35-38 Ом/, а глубина 2-2,3 мкм. Толщина выросшего окисла кремния составила 0,3 мкм. Методом фотолитографии вскрывали окна в окисле 13 кремния (фиг. 3) и диффузией фосфора формировали эмиттер 16 и контакт к коллектору 15 (фиг. 4). Эмиттер формировали в две стадии при 900оС. Время на I стадии составляло 15 мин, а s= 32-35 Ом/. Вторую стадию эмиттера формировали в инертной среде в течение 35 мин. Глубина залегания эмиттерного перехода составила 0,55-0,6 мкм с поверхностным сопротивлением 16-18 Ом/. Использование предложенного способа изготовления позволяет сократить примерно на 30% длительность термических операций, увеличить плотность компановки структур примерно на 40% повысить процент выхода годных интегральных схем из-за отсутствия формирования разделительной диффузии.
Формула изобретения
СПОСОБ ИЗГОТОВЛЕНИЯ ПОЛУПРОВОДНИКОВЫХ ИНТЕГРАЛЬНЫХ СХЕМ, включающий формирование областей скрытого слоя противоположного типа проводимости подложке, маскирование подложки диэлектрической пленкой, вскрытие в ней окон, эпитаксиальное наращивание, диффузию примеси одного типа проводимости с подложкой для формирования базовых областей, диффузию примеси привоположного типа проводимости по отношению к подложке для формирования эмиттера, вскрытие контактных окон, металлизацию, отличающийся тем, что, с целью уменьшения размеров элементов, сокращения технологического цикла и повышения процента выхода годных, вскрытие окон в диэлектрической пленке проводят по периметру скрытого слоя и внутри его, а диффузию примеси для формирования базовых областей осуществляют, предварительно защитив эпитаксиальные монокристаллические области по периметру скрытого слоя до диэлектрической пленки подложки в поликристаллические эпитаксиальные области и одновременно в монокристаллические эпитаксиальные области, расположенные внутри периметра скрытого слоя на глубине не более 2/3 толщины эпитаксиального слоя.РИСУНКИ
Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4