Магниторезистивное запоминающее устройство

Магниторезистивное запоминающее устройство

Иллюстрации

Показать все

Реферат

Перекрестные ссылки на родственные заявки

Данная заявка основана и притязает на приоритет предварительной заявки на патент США номер 61/949054, поданной 6 марта 2014 года, содержимое которой полностью содержится в данном документе по ссылке.

Область техники, к которой относится изобретение

Варианты осуществления относятся к магниторезистивному запоминающему устройству.

Уровень техники

В последние годы, предлагаются различные новые запоминающие устройства в качестве альтернативных запоминающих устройств для флэш-памяти или динамического оперативного запоминающего устройства (DRAM). Такие запоминающие устройства включают в себя магниторезистивное RAM (MRAM). MRAM, из числа новых запоминающих устройств, может работать на высокой скорости и может относительно легко сокращаться в размерах.

Краткое описание чертежей

Фиг. 1 иллюстрирует пример компоновки запоминающих элементов запоминающих ячеек запоминающего устройства;

Фиг. 2 иллюстрирует первый пример компоновки запоминающих элементов запоминающих ячеек запоминающего устройства по первому варианту осуществления;

Фиг. 3 иллюстрирует структуру MTJ-элемента по первому варианту осуществления;

Фиг. 4 иллюстрирует второй пример компоновки запоминающих элементов запоминающих ячеек запоминающего устройства по первому варианту осуществления;

Фиг. 5 иллюстрирует вид запоминающего устройства по первому примеру первого варианта осуществления при виде сверху;

Фиг. 6 иллюстрирует вид вдоль линии VI-VI по фиг. 5;

Фиг. 7 иллюстрирует вид вдоль линии VII-VII по фиг. 5;

Фиг. 8 иллюстрирует вид вдоль линии VI-VI по фиг. 5;

Фиг. 9 иллюстрирует вид вдоль линии VII-VII по фиг. 5;

Фиг. 10 иллюстрирует вид запоминающего устройства по третьему примеру первого варианта осуществления при виде сверху;

Фиг. 11 иллюстрирует вид запоминающего устройства по четвертому примеру первого варианта осуществления при виде сверху;

Фиг. 12 иллюстрирует вид запоминающего устройства по пятому примеру первого варианта осуществления при виде сверху;

Фиг. 13 иллюстрирует вид вдоль линии XIII-XIII по фиг. 12;

Фиг. 14 иллюстрирует вид вдоль линии XIV-XIV по фиг. 12;

Фиг. 15 иллюстрирует вид вдоль линии XIII-XIII по фиг. 12;

Фиг. 16 иллюстрирует вид вдоль линии XIV-XIV по фиг. 12;

Фиг. 17 иллюстрирует вид окрестности границы матрицы ячеек для справки при виде сверху;

Фиг. 18 иллюстрирует вид окрестности границы матрицы ячеек по второму варианту осуществления при виде сверху;

Фиг. 19 иллюстрирует схемы размещения части запоминающих устройств по второму варианту осуществления и для справки;

Фиг. 20-22 иллюстрируют виды части запоминающего устройства по первому примеру третьего варианта осуществления при виде сверху;

Фиг. 23 и 24 иллюстрируют виды вдоль линии XXIII-XXIII и линии XXIV-XXIV по фиг. 20, соответственно;

Фиг. 25 и 26 иллюстрируют виды части запоминающего устройства по второму примеру третьего варианта осуществления при виде сверху;

Фиг. 27 и 28 иллюстрируют виды вдоль линии XXVII-XXVII и линии XXVIII-XXVIII по фиг. 25, соответственно;

Фиг. 29 и 30 иллюстрируют виды части запоминающего устройства по третьему примеру третьего варианта осуществления при виде сверху;

Фиг. 31 и 32 иллюстрируют виды вдоль линии XXXI-XXXI и линии XXXII-XXXII по фиг. 29, соответственно;

Фиг. 33 иллюстрирует вид части запоминающего устройства по четвертому примеру третьего варианта осуществления при виде сверху;

Фиг. 34 и 35 иллюстрируют виды вдоль линии XXXIV-XXXIV и линии XXXV-XXXV по фиг. 33;

Фиг. 36 иллюстрирует вид части запоминающего устройства по пятому примеру третьего варианта осуществления при виде сверху;

Фиг. 37 и 38 иллюстрируют виды вдоль линии XXXVII-XXXVII и линии XXXVIII-XXXVIII по фиг. 36, соответственно;

Фиг. 39-41 иллюстрируют виды части запоминающего устройства по первому примеру четвертого варианта осуществления при виде сверху;

Фиг. 42 и 43 иллюстрируют виды вдоль линии XLII-XLII и линии XLIII-XLIII по фиг. 39-41, соответственно;

Фиг. 44 иллюстрирует вид части запоминающего устройства по второму примеру четвертого варианта осуществления при виде сверху;

Фиг. 45 и 46 иллюстрируют виды вдоль линии XLV-XLV и линии XLVI-XLVI по фиг. 44, соответственно;

Фиг. 47-49 иллюстрируют виды части запоминающего устройства по первому примеру пятого варианта осуществления при виде сверху;

Фиг. 50 и 51 иллюстрируют виды вдоль линии L-L и линии LI-LI по фиг. 47-49, соответственно;

Фиг. 52 иллюстрирует вид части запоминающего устройства по второму примеру пятого варианта осуществления при виде сверху;

Фиг. 53 и 54 иллюстрируют виды вдоль линии LIII-LIII и линии LIV-LIV по фиг. 52, соответственно;

Фиг. 55-57 иллюстрируют виды части запоминающего устройства по третьему примеру пятого варианта осуществления при виде сверху;

Фиг. 58 и 59 иллюстрируют виды вдоль линии LVIII-LVIII и линии LIX-LIX по фиг. 55-57, соответственно;

Фиг. 60 иллюстрирует вид части запоминающего устройства по четвертому примеру пятого варианта осуществления при виде сверху;

Фиг. 61 и 62 иллюстрируют виды вдоль линии LXI-LXI и линии LXII-LXII по фиг. 60, соответственно;

Фиг. 63-65 иллюстрируют виды части запоминающего устройства по первому примеру шестого варианта осуществления при виде сверху;

Фиг. 66 и 67 иллюстрируют виды вдоль линии LXVI-LXVI и линии LXVII-LXVII по фиг. 63-65, соответственно;

Фиг. 68 иллюстрирует вид части запоминающего устройства по второму примеру шестого варианта осуществления при виде сверху;

Фиг. 69 и 70 иллюстрируют виды вдоль линии LXIX-LXIX и линии LXX-LXX по фиг. 68, соответственно;

Фиг. 71-73 иллюстрируют виды части запоминающего устройства по третьему примеру шестого варианта осуществления при виде сверху;

Фиг. 74 и 75 иллюстрируют виды вдоль линии LXXIV-LXXIV и линии LXXV-LXXV по фиг. 71-73, соответственно;

Фиг. 76 иллюстрирует вид части запоминающего устройства по четвертому примеру шестого варианта осуществления при виде сверху;

Фиг. 77 и 78 иллюстрируют виды вдоль линии LXXVII-LXXVII и линии LXXVIII-LXXVIII по фиг. 76;

Фиг. 79 является принципиальной схемой части запоминающего устройства по седьмому варианту осуществления; и

Фиг. 80 является принципиальной схемой части второго примера запоминающего устройства по второму примеру седьмого варианта осуществления.

Подробное описание изобретения

Согласно одному варианту осуществления, магниторезистивное запоминающее устройство включает в себя подложку, имеющую первую поверхность, которая включает в себя первое направление; и запоминающие элементы, имеющие переключаемое сопротивление. Первый столбец запоминающих элементов, выстроенных в линию вдоль первого направления, отличается от смежного второго столбца запоминающих элементов, выстроенных в линию вдоль первого направления, в позициях запоминающих элементов в первом направлении.

Запоминающий элемент запоминающей ячейки MRAM включает в себя два контактных вывода и магнитный материал между ними. Запись данных в запоминающую ячейку выполняется посредством прохождения тока между двумя контактными выводами целевого записываемого запоминающего элемента. Один учитываемый аспект при разработке и проектировании MRAM заключается в предотвращении ошибочных записей в запоминающие элементы, отличные от целевого записываемого запоминающего элемента. Другими словами, ток, протекающий через запоминающие элементы, вызывает магнитное поле, которое может приводить к ошибочным записям в нецелевые записываемые запоминающие элементы с конкретной вероятностью. Вероятность ошибочных записей зависит от коэрцитивной силы (устойчивость в отношении внешнего магнитного поля) запоминающих элементов и абсолютной величины магнитного поля. Абсолютная величина магнитного поля является пропорциональной обратной величине расстояния между целевым записываемым запоминающим элементом и затрагиваемым нецелевым записываемым запоминающим элементом.

С другой стороны, для высокой интеграции MRAM, запоминающие элементы должны размещаться плотно. Один простой способ для этого состоит в том, чтобы уменьшать расстояния между запоминающими элементами. Тем не менее, чем короче расстояния между запоминающими элементами, тем проще возникают ошибочные записи, как описано выше. С другой стороны, чтобы формировать MRAM большой емкости, запоминающие элементы должны размещаться плотно. Таким образом, необходимо плотно размещать запоминающие элементы при обеспечении расстояний между смежными запоминающими элементами максимально можно большими.

Далее описываются варианты осуществления со ссылкой на чертежи. Компоненты с практически идентичными функциональностями и конфигурациями упоминаются с использованием идентичной ссылки с номером, и дублированные описания приводятся только при необходимости. Чертежи являются схематическими. Каждый вариант осуществления иллюстрирует устройство и способ для осуществления технической идеи этого варианта осуществления, и техническая идея варианта осуществления не указывает конкретное качество материала, форму, структуру, компоновку компонентов и т.д.

Первый вариант осуществления

Фиг. 1 иллюстрирует пример компоновки запоминающих элементов 100 и иллюстрирует вид запоминающих элементов при виде сверху. Запоминающие элементы 100 размещаются на плоскости из оси X и оси Y, которые пересекаются перпендикулярно, и выстраиваются в линию вдоль оси X и оси Y с регулярным интервалом A. Другими словами, кратчайший интервал запоминающих элементов составляет A. Одна из причин такой компоновки запоминающих элементов 100 в матричной форме заключается в простоте обработки ассоциированных межсоединений. Такая компоновка запоминающих элементов 100 приводит к области минимального рисунка, которая многократно размещается как A².

Фиг. 2 иллюстрирует первый пример компоновки запоминающих элементов запоминающих ячеек запоминающего устройства согласно первому варианту осуществления и иллюстрирует вид запоминающих элементов 1 при виде сверху. Запоминающий элемент 1 представляет собой элемент, который включает в себя магнитный туннельный переход, как описано. Компоновка запоминающих элементов 1 включает в себя несколько столбцов (т.е. наборов запоминающих элементов вдоль оси Y на идентичной координате по оси X), как проиллюстрировано на фиг. 2. В каждом столбце запоминающих элементов (столбце запоминающих элементов), запоминающие элементы 1 выстраиваются в линию с регулярным интервалом A. Напротив, запоминающие элементы 1 из смежных столбцов запоминающих элементов не выстраиваются в линию вдоль оси X. Вместо этого, запоминающие элементы 1 расположены в вершинах и в центре правильного шестиугольника поверх трех столбцов. Затем такие правильные шестиугольники заполнены в плоскости, состоящей из оси X и оси Y. Другими словами, запоминающие элементы 1 расположены в вершинах и в центрах сотовой структуры, которая продолжается вдоль плоскости, состоящей из оси X и оси Y.

Запоминающие элементы 1 расположены в вершинах и в центре шестиугольника, и, следовательно, все запоминающие элементы 1, смежные в шестиугольнике, имеют равный интервал. Аналогично, такие шестиугольники заполнены вдоль плоскости, состоящей из оси X и оси Y, и следовательно, каждый запоминающий элемент 1 имеет равный интервал со всеми смежными запоминающими элементами 1. Тем не менее, когда компоненты формируются с помощью процесса изготовления полупроводников, т.е. когда формирование маски с отверстиями в ней на пленке и травление с отверстиями, чтобы обрабатывать пленку, повторяется, может возникать непреднамеренное неточное совмещение маски, как известно специалистам в данной области техники. Это может приводить к компонентам, сдвинутым относительно намеченных позиций. Следовательно, позиция конкретного компонента, указываемого в этом подробном описании и в формуле изобретения, также включает в себя позиции, сдвинутые относительно намеченной позиции вследствие варьирования процесса изготовления. Например, описание запоминающих элементов 1 "расположены в вершинах и в центре правильного шестиугольника" не является строгим требованием и также включает в себя запоминающие элементы 1, сдвинутые непредотвратимо.

Запоминающие элементы 1 в столбцах с четным номером размещаются в матричной форме вдоль оси Y и оси X, а запоминающие элементы 1 в столбцах с нечетным номером, размещаются в матричной форме, отличающейся от матрицы запоминающих элементов 1 столбцов с четным номером, и развертываются вдоль оси X и оси Y. Каждый запоминающий элемент 1 каждого столбца запоминающих элементов не находится на линии, соединяющей запоминающие элементы идентичной строки (т.е. выстроенные в линию по оси X) в обоих смежных столбцах запоминающих элементов. Вместо этого, запоминающие элементы 1 размещаются таким образом, что каждый запоминающий элемент 1 в конкретном столбце запоминающих элементов расположен на протяжении вдоль оси X от позиции между двумя смежными запоминающими элементами 1 в смежном столбце запоминающих элементов. Помимо этого, каждый запоминающий элемент 1 находится на расстоянии A от ближайших четырех запоминающих элементов в обоих смежных столбцах запоминающих элементов. Следовательно, каждый запоминающий элемент 1 и два ближайших запоминающих элемента 1 в обоих смежных столбцах запоминающих элементов формируют равносторонний треугольник, и, следовательно, различные запоминающие элементы 1 из различных столбцов запоминающих элементов выстраиваются в линию вдоль прямой линии, наклоненной относительно оси X на 60 градусов.

Вследствие вышеописанной компоновки запоминающих элементов 1, ось X является параллельной прямой линии, соединяющей пару запоминающих элементов в вершинах правильного шестиугольника, противостоящих через центр (т.е. которые находятся на диагонали). Кроме того, ось Y является параллельной прямой линии, соединяющей два запоминающих элемента, которые ни находятся в вершинах правильного шестиугольника, противостоящих через центр (т.е. которые находятся на диагонали), ни примыкают вдоль края правильного шестиугольника.

Запоминающие элементы 1 сохраняют данные энергонезависимым способом согласно состоянию намагничивания и имеют такую структуру, как проиллюстрировано, например, на фиг. 3. Запоминающий элемент 1 включает в себя два магнитных слоя FM и VM и немагнитные слои NM между ними. Магнитный слой FM имеет фиксированную ориентацию намагничивания, а магнитный слой VM имеет переменную ориентацию намагничивания. Магнитные слои FM и VM имеют ось легкого намагничивания (проиллюстрирована посредством стрелок) вдоль направления, которое пересекает поверхности раздела слоев FM, NM и VM. Магнитные слои FM и VM могут иметь ось легкого намагничивания вдоль поверхностей раздела слоев FM, NM и VM. Слои FM, NM и VM предоставляются между электродами EA и EB. Элемент MTJ демонстрирует минимальные и максимальные сопротивления, когда ориентации намагничивания магнитных слоев FM и VM являются параллельными и антипараллельными, соответственно. Состояния, которые демонстрируют два различных сопротивления, назначаются данным двух значений, соответственно. Например, параллель и антипараллель для ориентаций намагничивания магнитных слоев FM и VM ассоциированы с состоянием, в котором биты "0" и "1" сохраняются, соответственно. Когда ток IwP протекает из магнитного слоя VM к магнитному слою FM, ориентации намагничивания магнитных слоев FM и VM становятся параллельными. Напротив, когда ток IwAP протекает из магнитного слоя FM к магнитному слою VM, ориентации намагничивания магнитных слоев FM и VM становятся антипараллельными. Для считываемых данных, ток Ir передается, например, из электрода EB к электроду EA, и состояние сопротивления запоминающего элемента 1 определяется.

Фиг. 2 связан с примером, в котором смежные запоминающие элементы 1 имеют расстояние A, идентичное расстоянию A между сетками по фиг. 1. Согласно этому примеру, область для размещения конкретного числа запоминающих элементов 1 снижается до 0,87 от области для размещения идентичного числа запоминающих элементов 1 в примере по фиг. 1. Следовательно, при использовании компоновки фиг. 2, в области, идентичной области для компоновки по фиг. 1, идентичное число запоминающих элементов 1 может размещаться с большим интервалом. Фиг. 4 иллюстрирует такой пример, иллюстрирует второй пример компоновки запоминающих элементов запоминающих ячеек запоминающего устройства согласно первому варианту осуществления и иллюстрирует вид запоминающих элементов 1 при виде сверху. В примере по фиг. 4, интервал запоминающих элементов 1 составляет 1,2 А. Согласно примеру по фиг. 4, влияние магнитного поля в запоминающих элементах 1 меньше влияния магнитного поля в примере по фиг. 2.

Далее описываются примеры структуры с компоновкой запоминающих ячеек по фиг. 2 и 4 со ссылкой на фиг. 5-16. Фиг. 5-16 иллюстрируют часть матрицы ячеек запоминающего устройства по первому варианту осуществления.

Фиг. 5 иллюстрирует вид запоминающего устройства по первому примеру первого варианта осуществления при виде сверху. Фиг. 6 и 7 иллюстрируют секции вдоль линии VI-VI и линий VII-VII по фиг. 5, соответственно. Как проиллюстрировано на фиг. 5-7, изолятор 12 развязки элементов узкощелевой изоляции (STI) формируется, например, на поверхности полупроводниковой подложки 11. Изолятор развязки элементов окружает активные области 13, чтобы разделять активные области 13. Активные области 13 имеют прямоугольную форму вдоль оси Y. Активные области 13 включают в себя отдельные области 14 истока/стока на поверхности.

Подложка 11 также имеет электроды 15 затвора на поверхности. Электроды 15 затвора представляют собой так называемые заглубленные электроды затвора и, в частности, заглубляются в канавках на поверхности подложки 11 с размещенными изоляторами затвора (не показаны) на поверхности канавки. Когда конкретная область (например, канавка) описывается как "заглубленная" в этом подробном описании, это не обязательно означает, что область полностью заглублена. Вместо этого, специалисты в данной области техники должны понимать, что "заглубляться" включает в себя область, предназначенную для заглубления, но частично незаглубленную или с другим материалом, размещенным в промежутке.

Электроды 15 затвора продолжаются вдоль оси X с равными интервалами вдоль оси Y. Электроды 15 затвора также упоминаются как числовые линии. Каждый электрод 15 затвора, в секции между парой областей 14 истока/стока на обеих сторонах, составляет полевой транзистор на основе перехода металл-оксид-полупроводник (MOSFET) с этими областями 14 истока/стока. Два смежных электрода 15 затвора составляют пару, и электрод 15b затвора между двумя смежными парами электродов затвора задается фиксированно равным конкретному потенциалу, электрически изолирует электроды 15 затвора на обеих сторонах и не составляет транзистор ячейки. Электроды затвора, отличные от электродов 15b затвора, в дальнейшем называются электродами 15a затвора при различении от электродов 15b затвора.

В этом подробном описании, когда первый элемент ссылки с номером представляет собой число или букву, а ее второй элемент представляет собой букву или число с/без дефиса или подчеркивания, второй элемент отличает первые элементы идентичного вида друг от друга. Когда несколько первых элементов не должны отличаться друг от друга, описание без второго элемента используется и ссылается на все ссылки с номерами, имеющие первый элемент.

Запоминающие элементы 1 формируются в компоновке, проиллюстрированной на фиг. 2 и 4 выше подложки 11 вдоль оси Z. Каждый запоминающий элемент 1 соединяется с верхней частью контактного столбика 26 в нижней части. Каждый контактный столбик 26 находится в контакте с областью 14 истока/стока в нижней части. Транзистор ячейки, включающий в себя пару областей истока/стока на обеих сторонах конкретного электрода 15 затвора и запоминающего элемента, электрически соединенного с одной из этой пары областей истока/стока, составляет запоминающую ячейку. Потенциал электрода 15 затвора, который является частью транзистора ячейки в запоминающей ячейке, задается высоким, чтобы включать этот транзистор ячейки с тем, чтобы выбирать запоминающую ячейку, включающую в себя этот транзистор ячейки.

Выше запоминающего элемента 1, продолжаются разрядные линии 21 и линии 22 истока из проводящих материалов. Смежная разрядная линия 21 и линия 22 истока составляют пару. Набор такой пары разрядной линии 21 и линии 22 истока продолжается вдоль оси Y выше активной области 13 вдоль оси -Z, выстраивается в линию вдоль оси X с интервалом и расположен на идентичном уровне (слое межсоединений). Разрядные линии 21 и линии 22 истока электрические тракты между запоминающими ячейками и схемой считывания и схемой записи. В ходе записи, одна из выбранной пары разрядной линии 21 и линии 22 истока электрически соединяется с источником тока, а другая разрядная линия 22 электрически соединяется с приемником тока. Ток, протекающий из источника тока в приемник тока, протекает через запоминающий элемент 1, и запоминающий элемент 1 принимает состояние сопротивления в соответствии с направлением тока. В ходе считывания, выбранная разрядная линия 21 соединяется со схемой считывания, включающей в себя сенсорный считывающий усилитель.

Для линий 22 истока, предоставляются контактные столбики 24 из проводящего материала. Несколько контактных столбиков 24 предоставляются для одной линии 22 истока и выстраиваются в линию вдоль соответствующей линии 22 истока вдоль оси Y. Каждый контактный столбик 24 находится в контакте с нижней частью соответствующей линии 22 истока в верхней части и с областью 14 истока/стока в нижней части. Каждый контактный столбик 24 расположен между парой электродов 15a затвора между двумя электродами 15b затвора. Каждый контактный столбик 24 соединяет транзистор ячейки, включающий в себя соединенную область 14 истока/стока, с соответствующей линией 22 истока. Когда транзистор ячейки включается, запоминающая ячейка, включающая в себя этот транзистор ячейки, электрически соединяется с линией 22 истока.

Для предоставления запоминающих элементов 1 в компоновке фиг. 2 и 4, запоминающие элементы 1 сдвигаются от пересечений разрядных линий 21 и электродов 15a затвора, в частности, следующим образом. Разрядная линия 21 расположена между двумя смежными столбцами запоминающих элементов, каждый из которых представляет собой набор запоминающих элементов 1, которые находятся по идентичным координатам по оси X и выстроены в линию вдоль оси Y. Другими словами, один из двух смежных столбцов запоминающих элементов продолжается вдоль разрядной линии 21 на первой стороне, а другой продолжается вдоль разрядной линии 21a на второй стороне, противостоящей первой стороне.

Кроме того, вдоль электродов 15a-1 и 15a-2 затвора между двумя электродами 15b затвора, расположены два смежных набора запоминающих элементов, выстроенных в линию вдоль оси X, которые называются строками запоминающих элементов. Другими словами, один из двух смежных запоминающих элементов продолжается вдоль электрода 15a-1 затвора на первой стороне, а другой продолжается вдоль оси X вдоль электрода 15a-2 затвора на второй стороне, противостоящей первой стороне. Кроме того, при просмотре сверху (т.е. на фиг. 5), каждый запоминающий элемент 1 частично перекрывает один электрод 15a затвора и одну разрядную линию 21.

При такой компоновке запоминающих элементов 1, разрядных линий 21 и электродов 1 затвора, взаимосвязи запоминающих элементов 1, разрядных линий 21 и электродов 15 затвора могут описываться следующим образом. Иными словами, при обращении к фиг. 5, каждый из запоминающих элементов 1-1, которые перекрывают электроды 15a-1 затвора, находится около пересечения соответствующей разрядной линии 21 и электрода 15a-1 затвора и сдвигается от пересечения влево вверх. Каждый из запоминающих элементов 1-2, которые перекрывают электроды 15a-2 затвора, находится около пересечения соответствующей разрядной линии 21 и электрода 15a-2 затвора и сдвигается от пересечения вправо вниз. Запоминающие элементы 1-1 и 1-2 могут сдвигаться от соответствующих пересечений вправо вверх и влево вниз, соответственно. Кроме того, разрядная линия 21 расположена между двумя запоминающими элементами 1-1, которые ни находятся в паре вершин, противостоящих через центр правильного шестиугольника, ни примыкают вдоль края правильного шестиугольника и запоминающего элемента 1-2 в центре правильного шестиугольника.

Каждый запоминающий элемент 1 также соединяется с нижней частью сквозного контактного столбика 27 в верхней части. Каждый сквозной контактный столбик 27 соединяется с нижней частью одной разрядной линии 21 в верхней части. Как описано выше, запоминающие элементы 1 значительно сдвигаются от центра разрядных линий 21 и перекрывают разрядные линии 21только в небольшой области. Следовательно, каждый сквозной контактный столбик 27 имеет плоскую форму, продолжающуюся вдоль ширины (т.е. длины вдоль оси X) разрядных линий 21, чтобы соединять соответствующий запоминающий элемент 1 с разрядными линиями 21. В частности, сквозной контактный столбик 27 имеет эллиптическую форму, которая имеет длину в направлении по оси X, превышающую ширину разрядной линии 21.

При такой компоновке одна единичная область 31 может задаваться следующим образом. Единичная область 31 представляет собой компонент, который повторяется, чтобы формировать матрицу запоминающих ячеек. Единичная область 31 включает в себя электроды 15a-1 и 15a-2 затвора, разрядную линию 21, линию 22 истока, два запоминающих элемента 1-1 и 1-2, контактные столбики 26 и 24 и сквозные контактные столбики 27.

Фиг. 8 и 9 иллюстрируют запоминающее устройство по второму примеру первого варианта осуществления и иллюстрируют секции вдоль линий VI-VI и VII-VII по фиг. 5, соответственно. Во втором примере, разрядные линии 21 и линии 22 истока расположены на разных уровнях (слоях межсоединений) по сравнению с первым примером, т.е. линии 22 истока находятся на уровне выше разрядных линий 21.

Фиг. 10 иллюстрирует вид запоминающего устройства по третьему примеру первого варианта осуществления при виде сверху. Компоновка запоминающих элементов 1 по фиг. 10 повернута относительно компоновки по фиг. 2 и 5 на 90 градусов. В примере по фиг. 10, каждая разрядная линия 21 перекрывает один столбец запоминающих элементов. Это отличается от первого примера по фиг. 5, в котором одна разрядная линия 21 перекрывает два столбца запоминающих элементов. В примере по фиг. 10, единичная область 31 включает в себя разрядную линию 21, линию 22 истока, три электрода 15a-11, 15a-12 и 15a-13 затвора, два запоминающих элемента 1-11 и 1-12 и ассоциированные контактные столбики. Каждый запоминающий элемент 1 находится около пересечения разрядной линии 21 и электрода 15a затвора и сдвигается от пересечения вверх вдоль оси Y с тем, чтобы частично перекрывать разрядную линию 21 и электрод 15a затвора. Два смежных запоминающих элемента 1-1 и 1-2 в идентичном столбце запоминающих элементов перекрываются, соответственно, с двумя электродами 15a-11 и 15a-13 затвора, которые выстраиваются в линию с одним электродом 15a-11 затвора между ними. Контактный столбик 24 находится около пересечения электрода 15a-12 затвора и линии 22 истока и сдвигается от пересечения влево вверх, чтобы частично перекрывать электрод 15a-12 затвора и линию 22 истока. Запоминающие элементы 1 перекрывают разрядные линии 21, и следовательно, сквозные контактные столбики 27 между запоминающими элементами 1 и разрядными линиями 21 не должны иметь эллиптические формы, в отличие от сквозных контактных столбиков 27a.

Запоминающие элементы 1 выстраиваются в линию на прямой линии, наклоненной относительно оси X на 60 градусов, как описано выше. Следовательно, есть возможность наклонять электроды 15a затвора на 60 градусов с тем, чтобы совмещать наборы запоминающих элементов 1 (наборы запоминающих элементов), выстроенные в линию вдоль прямой линии, которая наклоняется от оси X на 60 градусов. Фиг. 11 иллюстрирует такой пример и иллюстрирует вид запоминающего устройства по четвертому примеру первого варианта осуществления при виде сверху. Также в примере по фиг. 11, компоновка запоминающих элементов 1 повернута относительно компоновки по фиг. 2 и 5 на 90 градусов, как указано в примере по фиг. 10. Следовательно, электроды 15a затвора являются наклонными относительно оси X на 30 градусов. Два смежных электрода 15a-21 и 15a-22 затвора составляют пару. Набор запоминающих элементов продолжается вдоль электрода 15a-21 затвора на первой стороне, и другой набор запоминающих элементов продолжается вдоль электрода 15a-22 затвора на второй стороне, противостоящей первой стороне. Наборы запоминающих элементов частично перекрывают соответствующие электроды 15a затвора.

Разрядные линии 21 и линии 22 истока могут находиться на идентичном уровне или разных уровнях.

Фиг. 12 иллюстрирует вид запоминающего устройства по пятому примеру первого варианта осуществления при виде сверху. Фиг. 13 и 14 иллюстрируют секции вдоль линий XIII-XIII и XIV-XIV по фиг. 12, соответственно. Пятый пример является аналогичным четвертому примеру, и в пятом примере активные области 13, к примеру, активные области по фиг. 12, разделяются вдоль оси Y, что приводит к предоставлению нескольких активных областей 13, выстроенных в линию вдоль электродов 15a-31 затвора. В отличие от четвертого примера, набор контактных столбиков 24 линии истока (набор контактных столбиков), выстроенных в линию вдоль прямой линии, наклоненной относительно оси X на 60 градусов, предоставляется в каждой области между наборами запоминающих элементов (наборами запоминающих элементов 1, выстроенных в линию вдоль прямой линии, наклоненной относительно оси X на 60 градусов). Каждая активная область 13 имеет форму параллелограмма. Одна пара параллельных краев параллелограмма продолжается вдоль оси Y, а другая пара краев продолжается вдоль электродов 15a-31 затвора. Каждый электрод 15a-31 затвора проходит около центров активных областей 13, выстроенных в линию вдоль этого электрода 15a-31 затвора. Каждый электрод 15a-31 затвора расположен между набором контактных столбиков и набором запоминающих элементов, частично перекрывает запоминающие элементы 1 на первой стороне этого электрода 15a-31 затвора и частично перекрывает контактные столбики 24 на второй стороне.

Фиг. 15 и 16 иллюстрируют запоминающее устройство по шестому примеру первого варианта осуществления и иллюстрируют секции вдоль линий XIII-XIII и XIV-XIV по фиг. 12, соответственно. В шестом примере, разрядные линии 21 и линии 22 истока расположены на разных уровнях (слоях межсоединений) по сравнению с пятым примером, т.е. линии 22 истока находятся на уровне выше разрядных линий 21.

Как описано выше, согласно первому варианту осуществления, запоминающие элементы 1 выполнены с возможностью располагаться в вершинах и в центрах правильных шестиугольников, и как результат, все смежные запоминающие элементы 1 имеют равные интервалы. При такой компоновке, область для размещения конкретного числа запоминающих элементов 1 снижается таким образом, что она составляет 0,87 от области для размещения идентичного числа запоминающих элементов 1 в примере по фиг. 1. Это предоставляет возможность реализации меньшей матрицы запоминающих ячеек. Кроме того, компоновка запоминающих элементов 1 по первому варианту осуществления может размещать, в идентичной области для компоновки по фиг. 1, идентичное число запоминающих элементов 1 с большим интервалом. Другими словами, столько же запоминающих элементов, сколько запоминающих элементов на фиг. 1, может размещаться в идентичной области с уменьшенным влиянием в запоминающих элементах.

Второй вариант осуществления

Второй вариант осуществления основан на первом варианте осуществления и, в частности, на четвертом, пятом или шестом примере первого варианта осуществления.

Согласно четвертому-шестому примерам первого варианта осуществления, электроды 15 затвора являются наклонными относительно оси X на 30 градусов. Следовательно, форма матрицы ячеек, т.е. линия, которая соединяет границу матрицы ячеек, представляет собой параллелограмм. Это можно понять посредством продления фиг. 11 и 12, которые иллюстрируют часть матрицы ячеек, до всей матрицы ячеек. Второй вариант осуществления основан на использовании такой формы матрицы ячеек.

Как описано выше, запоминающие ячейки избирательно соединены со схемой считывания и схемой записи. С этой целью, конкретная разрядная линия 21 и линия 22 истока электрически соединяются со схемой считывания или схемой записи, чтобы формировать электрический путь между выбранной ячейкой запоминающего устройства и схемой считывания или записи. Для такого избирательного соединения разрядных линий 21 и линий 22 истока, контроллер разрядных линий и линий истока предоставляется в запоминающем устройстве 1. Контроллер разрядных линий и линий истока включает в себя схему переключения и использует схему переключения, чтобы соединять одну разрядную линию 21 и одну линию 22 истока, которые указываются посредством сигнала адреса снаружи, с глобальной разрядной линией и глобальной линией истока, соответственно. Глобальная разрядная линия означает часть пути между разрядными линиями 21 и схемами считывания и записи, и глобальная линия истока означает часть пути между линиями 22 истока и схемой считывания и схемами записи.

Как проиллюстрировано на фиг. 17, схема 101 переключения (схема переключения столбцов) в контроллере разрядных линий и линий истока может предоставляться в периферии матрицы 102 ячеек. Разрядные линии 103 и линии 104 истока в матрице 102 ячеек извлекаются из матрицы 102 ячеек в схему 101 переключения столбцов. Разрядные линии 103 и линии 104 истока соединяются с активными областями 105, в частности, областями истока/стока, через контактные столбики 106 в области схемы 101 переключения столбцов. Специальные требования не налагаются на позиции контактных столбиков 106 при условии, что разрядные линии 103 и линии 104 истока соединяются с активными областями 105, чтобы обеспечивать нормальный режим работы запоминающего устройства. Следовательно, область 107 разрядной линии 103 и линии 104 истока, которые включает в себя секции из границы матрицы 102 ячеек в позиции контактных столбиков 106, не участвует нигде, кроме нормального режима работы. Следовательно, если эта секция может удаляться, площадь схемы 101 переключения столбцов может уменьшаться.

На основе этого, во втором варианте осуществления, предпринята попытка для того, чтобы уменьшать площадь схемы переключения столбцов, состоящей посредством использования конкретной компоновки контактных столбиков в схеме переключения столбцов и комбинирования первого варианта осуществления.

Фиг. 18 иллюстрирует вид запоминающего устройства согласно второму варианту осуществления при виде сверху и, в частности, иллюстрирует окрестность границы между матрицей 31 ячеек и схемой 32 переключения столбцов контроллера разрядных линий и линий истока. Матрица 31 ячеек имеет форму параллелограмма с парой противостоящих краев вдоль оси Y, как описано выше. Матрица 31 ячеек такой формы может быть реализована, например, с использованием четвертого, пятого или шестого примера первого варианта осуществления. В этом случае, оставшаяся пара наклонных краев продолжается вдоль электрода 15 затвора, т.е. является наклонной относительно оси X на 30 градусов и не является параллельной оси X или оси Y.

Контроллер разрядных линий и линий истока управляет разрядными линиями 21 и линиями 22 истока и включает в себя схему 32 переключения столбцов. Схема 32 переключения столбцов включает в себя схемы переключения и использует схемы переключения, чтобы соединять одну разрядную линию 21 и одну линию 22 истока, которые указываются посредством сигнала адреса снаружи, с глобальной разрядной линией и глобальным истоком, соответственно. Глобальная разрядная линия и глобальная линия истока соединяются со схемой считывания и схемой записи. Каждая схема переключения схемы 32 переключения столбцов включает в себя, например, MOSFET-транзистор. Схема 32 переключения столбцов также включает в себя электроды 41 затвора, продолжающиеся вдоль оси X. Электроды 41 затвора предоставляются, например, выше подложки 11. Электроды 41 затвора могут заглубляться в подложке 11.

Схема 32 переключения столбцов дополнительно включает в себ